发布时间 : 星期一 文章100MHz等精度频率计设计基于VerilogHDL更新完毕开始阅读
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姓名：郑中权
学号：152210303127 班级：电子1班
江苏科技大学 2017/10/12
数电课设报告
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100MHz等精度频率计设计（基于Verilog HDL）
一、设计要求：
提供一个 幅值为10mV ~ 1 V，频率为 1 ~ 100MHz的正弦信号，需测试以下指标：
1. 频率： 测频范围 1Hz ~ 100MHz，测频精度为测频全域内相对误差恒为百万分之一。 2. 占空比：测试精度 1% ~ 99%
3. 相位差：测试两个同频率的信号之间的相位差，测试范围 0 ~ 360
二、设计分析
使用FPGA数字信号处理方法，首先需要将正弦信号转换成可读取的数字方波信号，再经过FPGA设计计算得出所需测量值。
三、模电部分
首先选择比较器，对于 100 MHz 信号，比较器灵敏度需要达到5ns内，TI公司的LTV3501灵敏度为4.5ns，符合要求
由TLV3501数据手册得知：当频率低于 50MHz 的时候，正弦波的峰峰值需大于 20mV，频率高于50MHz时，峰峰值需大于 1V。
然后需要选择放大器，当正弦波幅值为 10mV时， 放大倍数需大于35。方法通过二级放大，一级用OPA847放大20倍，二级用OPA675放大8倍，得到总放大倍数160的正弦波。
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经转换后的输出电压符合TTL电平要求，可以被识别出0和1。
四、数电部分
开发板：Cyclone IV E: EP4CE6E22C8
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板载时钟为 50MHz，带4个按键和一个复位键（按键按下为0，抬起为1），四个七段数码
管（共阳），FPGA的引脚可由杜邦线引出。
设计思路： 测量频率：
输入一个100MHz的基准频率，由计数器CNT1来计算基准频率的上升沿个数，即周期数。 输入一个被测信号，它由计数器CNT2来测量周期数。
两个信号在同一个使能信号EN（使能信号时间为1~2s）下开始计数，计数完后，存储计数结果，由（CNT1 * 10）可以算出具体的计数时间（单位ns），再由(（CNT1 * 10ns）/CNT2 )*10^9可算得被测信号频率，单位Hz。 测量占空比：
同样由CNT1测量基准信号100MHz的周期数，使能信号还是EN。
CNT3测量的也是100MHz，但是它的使能信号是在EN使能时，有被测信号时且被测信号为高电平时计数，测得的是被测信号高电平中100MHz周期数的个数，即在一段时间内，高电平的计数个数占总计数个数的比例。
所以占空比计算公式为 CNT3/CNT1 *100。 测量相位差： CNT3同前。
CNT4测量的也是100MHz，但它的使能信号为当被测信号1为高电平，被测信号2为低电平。即被测信号1超前被测信号2的部分计数。用CNT4/CNT3 *180即被测信号1和被测信号2的相位差，但有一个限制，就是被测信号1和被测信号2的占空比都为50%。
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