发布时间 : 星期一 文章中科大Cadence使用手册更新完毕开始阅读
将新的工程命名为tutorial，并指定保存路径。务必保证Add New Design to Workspace设置有效，点OK，启动设计向导New Design Wizard。
2、 选中Create an empty design，Next。
3、 为设计指定综合、器件类型、编程语言等其它信息，本实验设
置如下，Next。
4、 打开创建源文件窗口，design name取为tutorial_Verilog，设计
路径等接受Active的默认设置。点下一步，向导最后一步，点完成。
5、
现在，你可以看到设计浏览器（Design Browser）里有上面创
建的设计tutorial_Verilog了。
在设计浏览器中展开tutorial_Verilog，双击Add New Files,启动向导，点击Verilog Source Code图标，文件名cnt_10b,确定。（cnt_10b的代码见附1）。
在HDL Editor输入cnt_10b Verilog代码.
6、 编译你的源代码，有语法错误即改正之。右键点击设计浏览器
的cnt_10b.v，选Compile，如下图。
编译结果出现在下面的控制台串口，现在你的编译结果应该如下：
倘若你没有发现控制台（Console），点击菜单栏的Console图标注意现在你的设计浏览器应该包含编译后模块。
。
二、仿真
代码编译完成没有语法错误后，可以利用Active HDL的波形编辑器（Waveform Editor）做功能仿真。
1、 设置顶层模块(Top-Level)。由于上面的例子只有一个module，
故已经是Top－Level了。
2、 点菜单栏的Simulation菜单，下拉菜单中选择Initialize
Simulation选项