发布时间 : 星期一 文章中科大Cadence使用手册 - 图文更新完毕开始阅读
[1]．分别在File Manager窗口和Terminal窗口进入：NCVlog_5_0/lab2-reg目录； [2]．参照lab1步骤，创建cds.lib文件，输入如下内容：
Define lab2reglib ./lab2-reg.lib
Define projectlib ../project.lib 注意：两个点 Define techlib ../technology.lib 注意：两个点
存盘退出。
[3]．创建关联目录。
在：NCVlog_5_0/lab2-reg目录下，创建lab2-reg.lib目录（Folder）， 在：NCVlog_5_0目录下，创建project.lib 和technology.lib 目录。
[4]、使用hdl.var 中WORK变量: 1．进入NCVlog_5_0/lab2-reg目录，
2．创建hdl.var文件，打开，输入如下内容：
Define WORK lab2reglib 存盘退出
3．编译register_test.v包含message选项：
ncvlog register_test –mess
问题：ncvlog编译后module放入了哪个库中？
提示：ncls –all , 答案：module lab2reglib.register_test：module (VST)
[5]、使用-work命令行选项编译：
ncvlog register –mess –work projectlib
注：-work命令行选项使得projectlib替代了原来在hdl.var文件中lab2reglib WORK库。 用ncls –all 命令查一下ncvlog将编译好的register module防在哪个库？ 答案： module projectlib.register：module (VST)
[6]、使用hdl.var中VIEW变量编译： 1．打开hdl.var，加入如下内容：
Define VIEW behav
Define NCVLOGOPTS –messages 存盘退出
2．编译clockgen.vb：
ncvlog clockgen.vb –work projectlib
用ncls -all查看一下，答案：module projectlib.clockgen：behav (VST)
[7]、比较：使用 -view命令行选项编译： 1．编译clockgen.vg
ncvlog clockgen.vg –work projectlib –view module
说明：clockgen.vb是行为级建模，clockgen.vg是行为级和门级混合建模，二者行为相同。 2．用ncls -all 查看ncvlog编译结果，这个module新增添了module 类型view。如果你没有指定，ncvlog会将按hdl.var文件中的命令将这个module存入behav view。
[8]、使用hdl.var 中LIB_MAP和VIEW_MAP变量： 1. 编辑hdl.var文件如下：
＃Define WORK lab2reglib （#注释掉） ＃Define VIEW behav
Define NCVLOGOPTS -messages Define LIB_MAP ( . => projectlib, ./cell_lib => techlib) Define VIEW_MAP ( .vg => gate, .vr => rtl, .vu => udp) 存盘退出