发布时间 : 星期二 文章中科大Cadence使用手册更新完毕开始阅读
2、在向导的第一步中，选择顶层模块，本实例因为就一个module，故在下拉菜单中选cnt_10b，Test Bench Type选择Simple，下一步。
2、选Test vectors from file复选框，点Brows按钮指定测试向量文件的位置。
3、指定前面保存过的vectors.awf，如果没有vectors.awf，请注意检查文件类型必须是waveform files（*.awf）。打开vectors.awf。
7、 Active HDL会自动把vectors.awf中的信号自动加到Signal
found in file窗口，并且会检查.awf的信号是不是跟cnt_10b的信号匹配，若不，则会报错。控制台Cole显示no errors，点下一步
8、 这一步指定test bench的module名等等，接受所有的默认设置，
点下一步：
9、 点完成结束test bench产生向导。
10、 注意设计浏览器里此时多了一个名为TestBench的文件夹图标，
点文件夹前面的“＋”展开之，可以发现此文件夹包含下面两个文件：
z cnt_10b_TB.v: Test Bench 源文件；
z cnt_10b _TB_runtest.do：自动执行仿真testbench的宏命令。
11、 右键点击cnt_10b _TB_runtest.do，选择Execute，这个命令包括
了编译test bench文件和运行仿真。运行后，仿真波形会出现在Waveform Editor窗口。
上面就是一个利用Active HDL做Verilog HDL调试仿真的大概流程。
四、仿照上面步骤，做一个简单的有限状态机(verilog代码见附2)的调试仿真，调试。
【DIY】编写一个DFF（D Flip-Flop）工程，写出D触发器verilog或者 VHDL代码，并仿真，比较与D latch的异同点。
附1 cnt_10b.v的verilog代码
module cnt_10b(CLK,COUNT,ENABLE,FULL,RESET); input CLK;