发布时间 : 星期六 文章第3部分-计算机程序员（FPGA嵌入式应用） - 3级 - 理论知识复习题练习OO更新完毕开始阅读
C. x大于y D.
不确定
97.
多路选择器简称多路器，它的输入输出端口情况是（ B ）。
A. 多输入，多输出 B. 多输入，单输出 C. 单输入，多输出 D.
单输入，单输出
98. 多路器的Verilog HDL语言描述模块如下： module mux(addr, in1, in2, in3, in4, mout, ncs); input [2:0] addr;
input [4:0] in1, in2, in3, in4; input ncs; output [4:0] mout;
always @(addr or in1 or in2 or in3 or in4 or ncs) begin if(!ncs) case(______) 3 ' b000: mout = in1; 3 ' b001: mout = in2; 3 ' b010: mout = in3; 3 ' b011: mout = in4; Endcase else
mout = 0;
end endmodule
则在空格处需填入的内容是（ C ）。
A. ncs B. mout C. addr D.
in1
99. Verilog HDL描述总线和总线操作的程序如下： module bus( databus, link_bus, write);
inout[ 11:0] databus; input link_bus; reg[11:0] outsigns;
assign databus = (link_bus)?outsigns : 12 ' h zzz;
always @ (_____A____) begin
outsigns<= databus*5; end enmodule
则在空白处需要填入的语句是（ ）。
A. posedge write B. posedge link_bus C. data_bus D.
Outsigns
100. 下列关于总线和总线操作说法错误的是（ A ）。????
A.
总线是控制部件之间数据流通的公共通道。 B.
在硬线逻辑构成的运算电路中只要电路的规模允许，我们可以比较自由地来确定总线的位宽。 C.
适当的总线位宽，配合适当并行度的运算逻辑和步骤，就能显著地提高专用信号处理逻辑电路的运算能力。 D.
各运算部件和数据寄存器组可以通过带控制端的三态门与总线的连接。
101. 流水线设计在性能上的提高的代价是（ C ）。
A. 消耗总线 B. 消耗控制器 C. 消耗寄存器 D.
消耗触发器
102. 流水线设计的优势在于它能提高的是（ C ）。
A. 资源利用率 B. 时钟频率 C.
吞吐量
D. 计算位宽 103. 下列关于Verilog HDL语言中状态机的状态编码说法错
误的是（ C ）。
A.
状态机的编码方式有多种，需根据实际情况来决定，可以人为控制，也可以由综合器自动对编码方式进行选择。 B.
为了满足一些特殊要求，在状态机直接将各状态用具体的二进制数进行定义，而不使用文字符号定义。 C.
在状态机的设计中，用二进制数定义各状态变量的状态机称为符号化状态机。 D.
状态机的剩余状态的处理，即状态机系统容错技术的应用是设计者必须慎重考虑呢的问题。
104. 下列关于Verilog HDL状态机的状态编码方式的优缺点
说法错误的是（ C ）。
A.
状态位直接输出型编码方式的状态机的优点是输出速度快，没有毛刺现象。 B.
顺序编码方式的缺点是，尽管节省了触发器，却增加了从一个状态向另一种状态转换的译码组合逻辑。 C.
一位热码编码方式尽管用了较多的触发器，但其简单的编码方式大为简化了状态译码逻辑，降低了状态转换速度。 D.
状态位直接输出型编码方式的状态机的缺点是程序可读性差，用于状态译码的组合逻辑资源比其他相同触发器数量够成的状态机多，而且难以有效控制非法状态的出现。
105. 下列关于Verilog HDL语言中一段式状态机的说法错误
的是（ B ）。
A.
一段式状态机描述方法将状态转移判断的组合逻辑和状态寄存器转移的时序逻辑混写在同一个always块中。
B. 一段式状态机的优点是可读性好，易修改。
C.
一段式状态机的缺点是状态机程序冗长，容易发生错误。
D. 一段式状态机不利于综合器和布局布线器对设计的优化。
106. 下列关于Verilog HDL语言中一段式状态机的说法错误
的是（ C）。
A.
一段式描述方法不符合将时序和组合逻辑分开描述的代码风格。
B. 一段式描述方法在描述当前的状态时要考虑下个状态的输出，不利于维护修改，并且不利于附加约束，不利于综合器和布局布线器对设计的优化。
C. 一段式描述方法相对于两段式描述比较简短。
D. 一段式FSM描述是一种不推荐的FSM描述方式。
107. 下列关于Verilog HDL语言中两段式状态机的说法错误
的是（ C ）。
A.
两段式描述方法采用两个模块，一个always模块采用同步时序描述状态转移；另一个模块采用组合逻辑判断状态转移条件。
B. 两段式描述方法清晰简洁，易于维护，易于附加时序约束，使综合器和布局布线器更好的优化设计。
C. 同步时序描述模块的赋值要采用阻塞赋值“=”。
D. 组合逻辑模块中所有的赋值推荐采用阻塞赋值“=”。
108. 下列关于Verilog HDL语言中两段式状态机同步时序描
述状态转移模块和组合逻辑判断状态转移条件的模块的说法错误的是（ D ）。
A. 同步时序描述状态转移的always模块是一种程序化的描述结构。
B. 无论具体到何种FSM设计，在同步时序描述状态转移的always模块都可以定义两个状态寄存器“cs”和“ns”，分别代表当前当前状态和下一个状态。
C. 同步时序描述状态转移的always模块的赋值要采用非阻塞赋值“<=”。
D. 组合逻辑判断状态转移条件的always模块中，always的敏感列表必须有当前状态“cs”，复位信号和输入条件。
109. 下列关于Verilog HDL语言中三段式状态机的说法错误
的是（ B ）。
A.
三段式描述方法与两段式描述方法相比，关键在于使用同步时序逻辑寄存FSM的输出。 B.
在三段式FSM描述方法中判断状态转移的always模块的case语句判断的是下一状态“ns”。 C.
在三段式FSM描述方法中同步时序FSM输出的always模块的case语句判断的条件是下一个状态“ns”。 D.
三段式描述方法与两段式描述相比，虽然代码结构复杂了但是消除了组合逻辑输出的不稳定与毛刺的隐患。
110. 下面关于有限状态机写法的描述中,错误的是(D )。
A.
有限状态机的写法分为一段式，二段式和三段式； B.
两段式以比一段式编码合理，是因为两段式编码将同步时序和组合逻辑分别放到不同的always块中实现。便于阅读、理解和利于综合器优化代码，添加合适的时序约束条件，利于布局布线器实现设计。 C.
三段式与两段式相比，关键在于可以在不
插入额外时钟节拍的前提下，实现了寄存器输出。 D.
在一般两段式描述中，为了便于描述当前状态的输出，设计者习惯将当前状态的输出用组合逻辑实现。这样就可以消除产生毛刺的可能性，而且利于约束实现高性能的设计。
111. 下列关于Verilog HDL语言中Johnson计数器的说法错
误的是（ C ）。
A.
所谓Johnson计数器，其实就是复杂点的流水灯实验，只不过加入了按键控制流水灯的方向。 B.
在设计Johnson计数器时要进行按键消抖。 C.
Johnson计数器的特点是每次状态变化时不仅有一个触发器改变状态。===(只有一个变) D.
译码电路简单,译码时不存在竞争冒险现象。
112. 下列关于Verilog HDL语言中Johnson计数器的说法错
误的是（ A ）。
A.
Johnson计数器是把n位移位寄存器的串行输出取反，反馈到串行输入端，构成具有n种状态的计数器。 B.
如果当前计数值的最高位为1，则执行最低位补0的左移操作。 C.
如果当前计数值的最高位为0，则执行最低位补1的左移操作。 D.
以3位John计数器为例，其计数顺序依次为：
000->001->011->111->110->100->000->?
113. 下列关于Verilog HDL语言中Gray码计数器的说法错误
的是（ B ）。
A.
Gary码计效器的特点是每来一个时钟脉
冲，只有一个输出位的状态发生变化。 B.
Gary码计效器采用组合译码电路可以容易地对Gary码计数的输出信号进行译码，但是也容易出现险态。 C. Gary码计效器广泛用于产生系统时钟。 D.
Gary码计效器计数时相邻的数之间只有一个bit发生了变化。
114. Gray码计数器在计数时，当前的状态是0011，则下一
个状态是（ A ）。
A. 0010 B. 0001 C. 0011 D.
0110
115. 通用移位寄存器的Verilog HDL程序如下：
module ShiftReg(D,Clock,Z); input D,Clock; output Z;
parameter NUM_REG=8; reg[1:NUM_REG] Q; integer p;
always@(posedge Clock) begin for(p=1;p Q[1]=D; end assign #5 Z=Q[NUM_REG]; endmodule 则在空白处，应填入的内容是（ A ）。 A. Q[p+1]=Q[p]; B. Q[p]=Q[p+1]; C. Q[p+1]=Q[ NUM_REG]; D. Q[p]=Q[NUM_REG]; 116. 下列关于Verilog HDL语言中通用寄存器的说法错误的 是（ C ）。 A. 通用移位寄存器是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。 B. 通用移位寄存器只需要改变左、右移的控制信号便可以实现双向移位要求。 C. 通用移位寄存器可用于数据转换，但只能把串行数据转换为并行数据。 D. 通用移位寄存器应用很广，可构成移位寄存器型计数器。 117. 下列关于桶型移位寄存器的说法错误的是（ B ）。 A. 桶型移位寄存器用在数字信号处理器中，通过对数据通道输入和输出的换算来避免溢出问题。 B. 换算是通过将一个数据字的指定位向左移或右移来完成的。 C. 向右移一位等于这个数据字除以2的一次幂，向左移一位等于这个数据字乘以2的一次幂。 D. 数据字向右移可防止由算法操作产生的溢出，右移后再将多得到的结果左移。 118. 桶型移位寄存器模块如下： module barrel_shifter (Data_out, Data_in, load ,clock, reset); output [7:0] Data_out; input [7:0] Data_in; input load, clock, reset; reg [7:0] Data_out; always @ (posedge reset or posedge clock) begin if(reset == 1' b1) Data_out <= 8'b0; else if( load == 1' b1) Data_out<= Data_in; else Data_out<={Data_out[6:0], Data_out[7]}; end