发布时间 : 星期五 文章EDA技术实验指导书new - Quartus.doctmp更新完毕开始阅读
5、完成设计流程
（1）在QuartusII环境下对以上设计电路按照教材5.1节的流程进行编译，排除错误，生成最终配置文件。
（2）对结果进行时序仿真，观察设计的正确性（注意观察时序仿真波形中引入的延时），如有错误应改正电路，并重新执行整个流程，直到得到正确的仿真结果。 四、思考题
1、你在原理图设计中使用的是哪一个库里面的元件，是否还有其他库可用，有什么不同？请试着用另外一个库重复以上的设计内容。
2、试用QuartusII下的时序分析器(教材11.3.7～11.3.8)分析两种进位结构的4位全加器的时序，给出数据对比，说明两者之间的性能差异。
实验二 简单组合电路的设计
一、实验目的：
熟悉QuartusⅡ境下以VHDL作为输入的设计全过程。学习简单组合电路的设计、多层次电路设计、仿真和实际硬件电路测试的方法。 二、实验原理
VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国
际标准(IEEE),本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusⅡ环境和实验电路进行硬件测试。 三、实验内容：
1） 根据实验一中一位全加器的电路原理图，改用VHDL语言文本输入方法，设计一位全加器，要求采用结构化的描述方法。设计完成后，利用QuartusⅡ集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。
2）用VHDL语言设计一个四选一数据选择器电路。
要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。
3）硬件测试（选用器件 EPF10K10 Pin84） 管脚锁定：
四选一数据选择器 a1 PIO23 30 SW1
a0 PIO24 35 SW2 d3 PIO27 38 SW5 d2 PIO28 39 SW6 d1 PIO29 47 SW7 d0 PIO30 42 SW8 yout 29 LED12
四、思考题
如果不使用元件例化语句，而是直接设计四选一数据选择器mux41，应如何
用VHDL进行描述？
实验三 简单时序电路的设计
一、实验目的：
掌握QuartusⅡ环境下以VHDL作为输入的整个设计过程，学习简单时序电路
的设计、仿真和硬件测试方法。 二、实验原理
时序逻辑电路是现代复杂数字电路的重要组成部分，往往占到整个设计的
90％以上。触发器是时序电路的基本单元，本实验中将涉及到边沿触发和电平触发两种电路结构，其中边沿触发是实际电路实现的主要方式。 三、实验内容
1） 设计一个上升沿触发的D触发器
输入：D 输出：Q 触发时钟：CLK
2） 设计同步/异步清零D触发器
触发器有两种清零方式：同步——当触发沿到来时，若清零信号有效，则实现清零；异步——任何时候清零信号一旦有效，触发器马上清零，而不论触发沿是否到来。
在以上设计的D触发器基础上，加入清零端rst，分别实现同步和异步清零方式。
3） 设计一个高电平有效的锁存器
输入：D 输出：Q 触发：E
电平触发的锁存器与沿触发的触发器不同之处在于当触发端处于有效电平
时，输出等于输出，随输入变化；触发端无效时输出保持不变。
4） 在QuartusⅡ环境下对以上设计的模块进行编译，记录时序分析数据和仿真波形，并在实验电路上进行硬件测试。
管脚锁定： D
PIO23 30 SW1
CLK1 1 频率源（35 SW2）
CLK