发布时间 : 星期三 文章2014年PLD习题集（含参考答案）数字系统设计更新完毕开始阅读
8.8 画出下列代码所描述的电路图（参考P135图5.2） module MUX3(out, a, b, sel); output out; input a, b, sel;
assign out = sel ? b : a; endmodule
8.9 用VerilogHDL描述下图所示的全加器电路功能（P173例7.12）
8.10 写出用全加器模块级联实现多位加法器功能的代码。（P175例7.17） 8.11 用VerilogHDL描述下图所示的组合逻辑电路（参考P171例7.6）
8.12 用Verilog描述D触发器代码
module block(d,q,clk); output q; input clk,a; reg q;
always @(posedge clk) begin q=>d; end endmodule
8.13 用always行为语句和if-else语句描述下图所示数据选择器（参考P146条件语句）
8.14 用CASE语句试编写一个表决电路，同意为输入1，不同意输入0，同意过半数（>=5）表决通过亮绿灯，不通过亮红灯。（参考P148，CASE语句） 8.15 设计实现一个8位串行移位寄存器的电路，含并行输出端。（参考D触发器代码，多触发器级联）
8.16 设计下图所示多位加法器的功能代码。（参考习题8.22、8.23）
a[0]b[0]a[1]b[1]a[2]b[2]a[3]b[3]cin1位全加器cin11位全加器cin21位全加器cin31位全加器coutsum[0]sum[1]sum[2]sum[3]
8.17 设计一个8位带同步置位和清0的同步计数器。（参考P148例6.15） 8.18 always、case语句设计一个4选1多路选择器（参考实验） 8.19 设计一个3-8译码器（参考7段码） 8.20 设计一个4-16译码器（参考7段码）
8.22 设计一个4位BCD码输入的7段数码管显示的译码电路（参考实验） 8.23 设计一个带同步清0的8位同步计数器。
8.24 .用CASE语句试编写3-8译码器，即3位地址输入，8条地址译码选通线输出。 8.25 用VerlogHDL设计一个带同步清0输入控制端的8位同步计数器，并画出仿真波形图。 8.26 .用HDL语言设计一个8比特寄存器，含8位数据输入、8位锁存输出、一个输出允许端，一个数据写入锁存端。
8.27 用CASE语句设计一个4位BCD码输入的7段数码管显示的译码电路，真值表所描述BCD码转换为七段数码的电路。
Y0
序号 (数码) 0 1 … 输入 输出 (A3~A1) (Y6~Y0) 0000 0001 … 011 1111 000 0110 … 111 1111 110 0111 Y5
Y6
Y1
8 1000 9 1001
Y4
Y3
Y2
其他补充练习题 填空
1.写出数值为11011011b的二进制Verilog整数常量表达式： 。 2.用Verilog定义一标量a： 。
3.定义一个容量为128，字长为32位的存储器MYMEM： 。 4.写出数值为110011b的二进制Verilog整数常量表达式： 。 5.可编程器件分为 和 。 6.可编程器件分为 和 。
7.把变量a值菲阻塞性赋值给变量b语句为： 。 8.把变量a值阻塞性赋值给变量b语句为： 。 9.若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( )。
10.可编程器件分为 和 。 11.定义参数Delay_time, 参数值为8： 。 12.定义一个32位的寄存器MYREG： 。
13.定义一个容量为128，字长为32位的存储器MYMEM： 。
14.用EDA技术进行电子系统设计的目标是最终完成 的设计与实现。 15.早期电子系统设计多基于通用的中小规模集成电路元件库，设计方法多采用自底向上的设计方法，而随着EDA技术的不断完善与成熟，
的设计方法更多的被应用。
16.若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( )。
17.定义一个名为address的16位reg型变量，并将该变量的值赋为十进制数128： 。
18.定义一个名为DELAY的时间变量： 。 19.用Verilog定义一位宽为4的向量b： 。
20.早期电子系统设计多基于通用的中小规模集成电路元件库，设计方法多采用自底向上的设计方法，而随着EDA技术的不断完善与成熟，
的设计方法更多的被应用。 选择
1.下列标识符中，___ ____是合法，____ ___是错误的？ A Cout B 8sum C \\a*b D _data E \\wait, F initial G $latch
2.下列数字的表达式中，______ _是正确的，___ ____是错误的？ A 6'd18 B 'Bx0 C 5'b0x110, D 'da30, E 10'd2, F 'hzF 3.下列标识符中，__________是不合法的标识符。 A．9moon B．State0 C． Not_Ack_0 D． signall 4. reg[7:0] mema[255:0]正确的赋值是（A ）
A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1 5. “a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ） A、a&b=0 B、a&&b=1 C、b&a=x D、b&&a=x
6. aways begin #5 clk=0；#10 clk=~clk;end产生的波形（ A ） A、占空比1/3 B、clk=1 C、clk=0 D、周期为10
7. 下列标示符哪些是合法的（B ）
A、$time B、_date C、8sum D、mux#
8. 现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（ A ）
A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11
9. 若a=9,执行$display(“current value= ,a= ”,a,a)正确显示为（B ） A、current value=1001,a=09 B、current vale=1001,a=9
C、1001,9 D、current vale=00…001001,a=9 10. reg[7:0] mema[255:0]正确的赋值是（A ）
A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1
11.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→ 综合→(___ __)→( )→适配→编程下载→硬件测试。 A功能仿真 B 时序仿真 C逻辑综合 D配置 E分配管脚 12.下列语句中，不属于并行语句的是：_______
A．过程语句 B．assign语句 C．元件例化语句 D．case语句 13. 在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（C） A、out=’sum+d; B、out=sum+d; C、out=`sum+d; D、都正确 14. 如果线网类型变量说明后未赋值，起缺省值是（D ） A、x B、1 C、0 D、z
15. 如果线网类型变量说明后未赋值，起缺省值是（D ） A、x B、1 C、0 D、z
16.大规模可编程器件主要有 FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是( )。
A．FPGA全称为复杂可编程逻辑器件
B．FPGA是基于乘积项结构的可编程逻辑器件
C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置 D．在Altera公司生产的器件中，MAX7000系列属FPGA结构 17.下列语句中，不属于并行语句的是：_______
A．过程语句 B．assign语句 C．元件例化语句 D．case语句 18.下列标识符中，__________是不合法的标识符。 A．9moon B．State0 C． Not_Ack_0 D． signall 19.下列标识符中，___ ____是合法，____ ___是错误的？ A Cout B 8sum C \\a*b D _data E \\wait, F initial G $latch
20.下列数字的表达式中，______ _是正确的，___ ____是错误的？ A 6'd18 B 'Bx0 C 5'b0x110, D 'da30, E 10'd2, F 'hzF