发布时间 : 星期三 文章简易数字频率计课程设计更新完毕开始阅读
课程设计说明书 第3页
图2 时基电路
2.3 控制电路
控制电路可以由555构成的单稳态电路来构成如图3所示
课程设计说明书 第4页
U12(VCC)R41M4R8U12QDC375CV20.01uFTRGNDC3VCCTH61555C40.01uF 图3 控制电路
逻辑控制电路利用标准时间信号结束后产生的负跳变来产生锁存信号，同时锁存信号反
向产生清零信号，锁存信号的脉冲宽度由单稳态电路本身的时间常数决定[3]。 2.4 计数，锁存，译码，显示电路
（1）同步十进制加法计数器构成，可以选择同步十进制加法计数器74LS160、同步十进
制加法计数器 74LS190或74LS192、双BCD码计数器CD4518等电路来实现[7]。本次实验采用了74LS160作为同步十进制加法计数器。计数部分电路（只画其中两个）如图4所示
课程设计说明书 第5页
U7(ENP)3456710291U7D0D1D2D3ENPENTCLKLOADMR74LS160Q0Q1Q2Q3RCO1413121115U83456710291D0D1D2D3ENPENTCLKLOADMR74LS160Q0Q1Q2Q3RCO1413121115314D0Q0474LS273.本实验采用的是13(2)锁存器可采用8D锁存器74373或74LS273。锁存器的D1Q1512[6]D2Q2作用是将计数器在1S结束时的计数值进行锁存，使显示器上或得稳定的测量值。当时611D3Q315钟脉冲CP的正跳变来到时，锁存器的输出等于输入，从而将计数器的输出值送到锁存RCO7[4]10器的输出端。正脉冲结束后，输出不再改变ENP。其电路连接如图5所示 ENT2CLK9LOAD1MR图4 计数电路 U9 74LS160U103456710291D0D1D2D3ENPENTCLKLOADMR74LS160Q0Q1Q2Q3RCO1413121115U6(MR) 课程设计说明书 第6页 U5347813141718111D0D1D2D3D4D5D6D7CLKMR74LS273Q0Q1Q2Q3Q4Q5Q6Q7256912151619U6347813141718111D0D1D2D3D4D5D6D7CLKMR74LS273Q0Q1Q2Q3Q4Q5Q6Q7256912151619 图5锁存器电路
（3）译码器及数码管
译码器可采用共阴极显示译码器74LS48或共阳极显示译码器74LS47，由于本实验中采用的是74LS48 来实现的译码功能，并与四个数码管相连[5]。其电路图如图6所示