发布时间 : 星期二 文章基于FPGA实现数据LCD显示 - 图文更新完毕开始阅读
桂林电子科技大学毕业设计（论文）报告用纸
图6-2.1 液晶驱动示意图
在动态驱动的方式下，某一液晶像素的显示效果由加在行电极上的选择电压和加在列电极上的选择电压的组成来实现的。其他与该像素不在同一行和同一列上的像素都是处于非选择的状态，而与该像素处在同一行或者同一列的像素都会有选择电压的加入，我们称之为半选择点。半显示现象是由于半选择点的电压接近液晶的阔值电压时出现的，这种显示现象最好不出现，因为这会使得对比度有所下降，这种现象称为“交叉效应”，在动态驱动法中我们可以采用偏压技术来解决这一方面的问题。 6.3 时钟芯片DS1302简介
DS1302相关的日历、时间的寄存器总共有12个，存放数据格式为BCD码形式的有7个寄存器（读时81h～8Dh，写时80h～8Ch），它的内部相关时间寄存器如表8所示。用来定义DS1302是运行12小时模式还是24小时模式小时的是寄存器（85h、84h）的位7。当其为高电平时，选择了12小时模式，相反为24小时模式。在12小时模式中，当位5为1时，表示PM相反为AM。在24小时模式中，位5却是第二个10小时位。时钟暂停标志（CH）是秒寄存器（81h、80h）的位7。当该位7的值为1时，时钟振荡器出现停止，DS1302就开始处于低功耗状态；当该位7的值为0时，时钟就开始运行。写保护位（WP）是控制寄存器（8Fh、8Eh）的位7，而且其它7位都置0。进行对时钟和RAM的写操作之前，WP位必须置0。如果位为1的话，其中写保护位会防止对任一寄存器的写操作行为。 6.4 温度传感器DS18B20简介
世界上第一片支持“一线总线”接口的温度传感器是Dallas半导体公司发明的数字化温度传感器DS18B20，在它的内部采用了在板（ON-BOARD）专利技术。所有的传感元件和转换电路集成在外形如三级管的集成电路当中。DS18B20具有以下几个优点：抗干扰能力强、可组网、微型化、低功耗、高性能。当前恒温室、粮库、计算机机房温度监控及其他各种温度测控系统广泛应用DS18B20数字温度传感器。
DS18B20的内部结构如下图6-4所示。
第28页 共51页
桂林电子科技大学毕业设计（论文）报告用纸
图6-4 DS18B20的内部结构框图
6.5 硬件描述语言（Verilog HDL）简介
Verilog HDL的英文全称为Very-High-Speed Integrated Circuit Hardware Description Language,是一种符合IEEE标准的硬件描述语言，于1982年被研究出来。Verilog HDL的作用主要有以下四个：描述数字系统的结构、行为、功能以及接口。除了具有许多有关硬件特征的语句除外，Verilog HDL的语言形式、描述风格以及句法是比较类似于一般计算机的高级语言。Verilog HDL的程序结构特点是把一项工程设计或者称设计实体(不仅可以是一个元件、一个电路模块也可以是一个系统)分成了外部(可称可视部分以及端口)和内部(可称不可视部分)，而且涉及了实体的内部功能以及算法完成的部分。如果定义了一个设计实体外部界面，当其内部开发完成后，其他方面的设计就能直接调用了这个实体。我们把这种将设计实体分成内和外部分的概念是Verilog HDL语言系统设计的基本特点。工程设计中采用Verilog HDL的优点有以下很多优点：
(1)和其他的硬件描述语言来相对比，Verilog HDL明显具有更强的行为描述能力，因此决定了他能成为系统设计领域中最佳的硬件描述语言。拥有了强大的行为描述能力是为了避开具体的器件结构，而从逻辑行为上描述并设计大规模电子系统的重要保证。
(2)Verilog HDL语言具有丰富的仿真语句和库函数，从而使得在所有大一些的系统设计早期就能够查验设计系统的功能是否可行，随时能够对设计进行仿真模拟。
(3)Verilog HDL语言的行为描述能力以及程序结构在功能上决定了他具有了支持大规模设计的分解和已有设计的再次利用。它符合了市场需求的大规模系统高效，高速的完成必须有多人甚至可能多个代发组共同并行工作才能实现的任务。
(4)对于采用Verilog HDL语言完成的一个确定的设计，进行逻辑综合和优化时可以利用EDA工具来完成，并能够把VERILOG HDL描述设计自动转变成门级网表。
(6)Verilog HDL语言对设计的描述具有相对独立性，设计者可以不了解硬件的结构
第29页 共51页
桂林电子科技大学毕业设计（论文）报告用纸
部分，也可以不必管理最终设计将会实现的目标器件是什么，而进行相对独立的设计。 6.6 Quartus II软件综述
Quartus II软件是Altera的集成综合开发出来的工具，它拥有了Altera的FPGA/CPLD开发中每个阶段的全部工具，并且能够为第三方软件提供了无缝接口。这个工具支持逻辑门数在百万门级以上的逻辑器件的开发，并能支持和结构没有关联的设计。是一款比较容易上手开发软件。
Quartus II软件是MAX+PLUS II的更新换代产品，用户界面很友好，特别是在仿真、节点发现以及引脚分配等这几个方面。还有，图形激励生成器比第三方的仿真工具更加快、更加有效。转换设计又非常得简单，能够在很短的时间里，就可以完成任务。
在MAX+PLUS II软件的基础之上，Quartus II软件增加了一些重要的优点： （1）支持的器件有：
不仅支持MAX 3000A、7000AE、MAX 7000B 还有MAX 7000S系列以及新的MAX II系列。 支持了 FLEX 10KE?、FLEX 10K?、FLEX 10KA、ACEX、FLEX 6000系列、最新的Cyclone、Stratix 以及 Stratix II 系列的FPGA。
（2）在性能方面：
对于MAX 3000A、MAX 7000AE、MAX 7000B、MAX 7000S、FLEX 10K 还有ACEX设计，能够提供比MAX+PLUS II 10.2版本更好的平均性能表现。
1) 对于MAX的设计，平均设计性能提高15％;
2) 对于给定的MAX设计，所用到的器件资源平均减少了5％。 （3）综合来说：
1)一体化RTL综合不仅仅支持AHDL语言，还可以支持最新的VERILOG HDL以及Verilog语言标准。
2)RTL浏览器会提供VERILOG HDL或者Verilog设计的图形表示(仅限于Quartus II软件)在综合和设计实施之前。
3)支持第三方的综合以及仿真工具。 （4）高级功能有：
1）支持MAX II CPLD和最新的FPGA器件系列：
2）PowerGauge? 功率分析功能能够支持MAX 3000A、 MAX 7000AE、 MAX 7000B设计以及最新的FPGA器件(也将会支持MAX II CPLD器件)。
3）LogicLock? 基于块的设计
4）SOPC Builder： 能够与IP轻松集成 （5）编译方面： 1)物理上综合优化
2)时序收敛平面配置的编辑器 （6）验证功能有：
第30页 共51页
桂林电子科技大学毕业设计（论文）报告用纸
1)多时钟以及多周期时序分析
2)面向FPGA设计的SignalTap II 嵌入式逻辑分析器 （7）最后一刻设计改变支持(ECO支持)： 1)芯片编辑器(将于2004年下半年支持MAX II) 2)渐进式拟合
由MAX+PLUS II软件转换到Quartus II软件是非常容易的。所有的Altera新设计可以用Quartus II来完成。Quartus II软件最新版很实用，根本不需要再回到老版本中去完成一个设计。使用Quartus II软件的一个主要原因是它可以实现出众的时序收敛的能力，这对于大部分有一定难度的工程是不可或缺的。如果将Altera CPLD或者FPGA中的全部逻辑资源都用上，即使如此，仍然能满足速度的需要。相比那些包括Xilinx在内的其他PLD供货商所开发的工具，只有Quartus II软件才是最容易上手的。
第31页 共51页