发布时间 : 星期三 文章基于QuartusII以及74ls192为核心的简易数字时钟设计更新完毕开始阅读
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基于QuartusII以及74ls192为核心
的简易数字时钟设计
版权信息：重庆文理学院电子电气工程学院
作者：电子信息科学与技术 学生 廖智星
该项目是利用QuartusII软件设计一个数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，保持和整点报时功能，并下载到FPGA实验系统中进行调试和验证。此外还添加了显示星期，使得设计的数字钟的功能更加完善。
关键字：QuartusII EDA FPGA 数字钟 74ls192
This experiment is to design a digital clock using QuartusII software, debugging test design and simulation, to achieve timing, timing, school hours, maintain and the whole point timekeeping function, and download the debugging and verification of FPGA experimental system. In addition also added that week, making digital clock design features more perfect.
Keywords: QuartusII EDA FPGA 74LS192 digital clock
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目录
1. 设计要求……………………………………………1 2. 工作原理……………………………………………1 3. 各模块设计的说明…………………………………2 4．实物效果……………………………………………7 5、总结………………………………………………11
一、设计要求
1. 设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在
控制电路的作用下具有保持、调时的基本功能。 2. 具体要求如下：
1) 能进行正常的时、分、秒计时功能，最大计时显示23小时59分59
秒。
2) 分别由7个数码管显示，前面6个进行时分秒的计时显示，最后一
个。进行星期的显示；并且使用两个4位一体为数码管和7个独立数码管一起显示；
3) 点动开关Key1 对星期进行加计数 4) 点动开关Key2 对时进行加计数 5) 点动开关key3 对分进行加计数 6) 点动开关Key4 对秒进行加计数
7） 星期显示：星期显示功能是在数字钟界面显示星期，到计时到24
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小时时，星期上显示的数据进一位。
8 ) 保持电路: 停止计时并保持显示时间不变。
二、 工作原理
数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按由按键电路组成。其中，脉冲发生电路将实验开发板的50Mhz的频率分成电路所需要的频率来使用；计时电路将与静、动态显示电路相连，将时间与星期显示在七段数码管上，保持电路作用时，系统停止计时并保持时间不变。
其原理框图如图所示：
三、各模块设计的说明
1．分频模块
我实现分频的方法是采用多个74ls192对50MHz的平率进行计数，由于74ls192每计十个脉冲从进位输出一个脉冲，下一个74ls192计上一
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个74ls192进位端输出一的个脉开始计，相当于下一个74ls192计了100个脉冲才输出一个脉冲，下一个计1000次才输出一个脉冲，考虑到占空比，我特意做了一个仿真测试：对下图，1、2输出端进行时序仿真，一定是时序仿真！若用功能仿真清零端没延时，则输出总会被清零！
下面进行仿真
为了使其输出不衰减，抗干扰能力强让其和vcc相与在输出，后面的
如法炮制，进行分频，
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