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24． 在Verilog HDL的if语句中,系统对表达式的值进行判断,若值为0,x或z,则按_______处理,若为1,则按_______处理.
25． 在Verilog HDL中,使用_________关键字说明事件时有输入信号的上述沿触发的;使用_________关键字声明事件是由输入信号的下降沿触发的.
26． Verilog HDL的always块语句中的语句是_________语句,always块本身却是___________语句.
27． 在Verilog HDL中,行为描述包括___________,____________和____________3种抽象级别.
28． 在Verilog HDL中,结构描述包括__________和___________两种抽象级别. 单项选择题
1.目前Verilog HDL被IEEE公布的标准是( ).
① IEEE STD1076-1987 ② IEEE#1064-1995 ③ IEEE.STD_LOGIC_1164 ④ IEEESTD1076-1993 2. Verilog HDL是由（ ）语言演化来的。
① BASIC ② C 语言 ③ PASCAL ④ VHDL 3. 一个能为Verilog HDL综合器接受，并能作为一个独立的设计单元的完整的Verilog HDL程序称为（ ）。
① 设计输入 ② 设计输出 ③设计模块 ④ 设计结构 4. Verilog HDL的设计模块可以被高层次的系统（ ），成为系统的一部分。 ① 输入 ② 输出 ③仿真 ④调用 5. Verilog HDL的模块端口定义用来声明电路设计模块的（ ）端口。
① 输入 ② 输出 ③ 双向 ④全部输入/输出
6. 在Verilog HDL模块的I/O声明中，用来声明端口数据流动方向的关键字包括（ ）。 ①input ② output ③ inout ④以上均可 7. 在Verilog HDL的端口声明语句中，用（ ）关键字声明端口为输入方向。 ①input ②INPUT ③IN ④output 8. 在Verilog HDL的端口声明语句中，用（ ）关键字声明端口为输出方向。 ①input ②INPUT ③OUT ④output 9.在Verilog HDL的端口声明语句中，用（ ）关键字声明端口为双向方向。 ①inout ②INOUT ③BUFFER ④buffer
10. Verilog HDL的功能描述是用来描述设计模块的内部结构和模块端口间的逻辑关系，通常把确定这些设计模块描述的方法称为（ ）。
①综合 ②仿真 ③建模 ④设计 11. 用Verilog HDL的assign语句建模的方法一般称为（ ）方式。
①连续赋值 ②并行赋值 ③串行赋值 ④函数赋值 12. 用Verilog HDL的元件例化方式建模来完成的设计一般属于（ ）描述方式。 ①行为 ②结构 ③功能 ④行为和结构 13. Verilog HDL程序的每个模块的内容都是嵌在（ ）两语句之间。 ①start和endmodule ② module和end ③module和endmodule ④ start和endstart 14. 除了end或以end开头的关键字（如endmodule）语句外，Verilog HDL的每条语句后必须要有（ ）。
①逗号“，” ②句号“。” ③分号“；” ④冒号“：” 15. Verilog HDL的行注释用符号（ ）开始，注释到本行结束。
①/* ②// ③-- ④*/ 16. 在Verilog HDL的常数中，未知数字是用( )表示。
①_ ②X ③Z ④W 17. 在Verilog HDL的常数中，高阻态数字是用（ ）表示。
①X ②H ③r ④Z 18. 在Verilog HDL的常数中，二进制数符号是用（ ）表示。
①d或D ②b或B ③o或O ④h或H 19. 在Verilog HDL的常数中，八进制数符号是用（ ）表示。
①d或D ②b或B ③o或O ④h或H 20. 在Verilog HDL的常数中，十六进制数符号是用（ ）表示。
①d或D ②b或B ③o或O ④h或H 21. Verilog HDL的字符串是用双引号括起来的（ ）序列。
①可打印字符 ②大写字母 ③小写字母 ④字母或数字 22. Verilog HDL的简单标识符可以是字母、数字和下划线“_”和货币符号$组成的任意序列，但首字符不能是（ ）。
①大写字母 ②小写字母 ③数字 ④下划线“_” 23. 在Verilog HDL的标识符中使用字母的规则是（ ）。
①大小写相同 ②大小写不同 ③只允许用大写 ④只允许小写 24. 在下列符号组中，（ ）不能作为Verilog HDL的标识符。
①CT7418 ②74LS138 ③_74138 ④CT74138_ 25. Verilog HDL的关键字有97个,每个关键字全部由( )组成.
①大写字母 ②小写字母 ③大写或小写字母 ④大写和小写字母 26. 操作符是Verilog HDL预定义的函数名字,操作符是由( )个字符组成的. ①1 ②2 ③3 ④1~3 27. 对于Verilog HDL的算术运算表达式,”13%5”,其结果值( ). ①13 ②5 ③3 ④2
28. 在Verilog HDL的逻辑运算中,设A=8`b11010001,B=8`b00011001,则表达式”A&B”的结果为( )
①8`b00010001 ②8`b11011001 ③8`b11001000 ④8`b00110111 29. 在Verilog HDL的逻辑运算中,设A=8`b11010001,B=8`b00011001,则表达式”A|B”的结果为( ).
①8`b00010001 ②8`b11011001 ③8`b11001000 ④8`b00110111 30. 在Verilog HDL的逻辑运算中,设A=8`b11010001,B=8`b00011001,则表达式”A^B”的结果为( ).
①8`b00010001 ②8`b11011001 ③8`b11001000 ④8`b00110111 31. 在Verilog HDL的关系运算,如果关系是真,则计算结果是( ). ①0 ②1 ③x ④z
32. 在Verilog HDL的关系运算中,如果某个操作数的值不定,则计算结果为( ). ①0 ②1 ③x ④z 33. 在Verilog HDL的缩减操作运算中,设A=8`b11010001,则”&A”的运算结果为( ). ①0 ②1 ③x ④z 34. 在Verilog HDL的缩减操作运算中,设A=8`b11010001,则”|A”的运算结果为( ).
①0 ②1 ③x ④z
35. 在Verilog HDL的转移操作运算中,用符号”>>”实现对操作数的( )操作. ①逻辑右移 ②算术右移 ③逻辑左移 ④算术左移 36. 在Verilog HDL的并接操作运算中,用符号”<<”实现对操作数的( )操作. ①逻辑右移 ②算术右移 ③逻辑左移 ④算术左移 37. 在Verilog HDL的并接操作运算中，已知A=8`b11010001，B=8`b10100010,则{A[3:0],B[5:2]}的结果是( ).
①8`b11010001 ②8`b101000010 ③8`b00011000 ④8`b11110000 38.在Verilog HDL的设计模块中，最常用的寄存器型变量是（ ）型变量。 ①reg ②nets ③reg或nets ④integer 39.在Verilog HDL中，连续赋值语句的关键字是（ ）。
①assign ②ASSIGN ③Assign ④以上均可 40. 在Verilog HDL中，连续赋值语句的“=”号两边的变量都应该是（ ）。 ①wire ②register ③wire或register ④integer 41. 在Verilog HDL中，语句“always@(posedge clk)”表示模块的事件是由clk的( )触发的.
①下降沿 ②上升沿 ③高电平 ④低电平 42. 在Verilog HDL中,语句”always@(negedge clk)”表示模块的事件是由clk的( )触发的.
①下降沿 ②上升沿 ③高电平 ④低电平 43. 在Verilog HDL模块中,函数调用时返回一个用于( )的值.
①程序包 ②输入 ③输出 ④表达式 44. Verilog HDL的always块语句中的语句是( )语句.
①顺序 ②并行 ③顺序或并行 ④串行 45. Verilog HDL的always块本身是( )语句.
①顺序 ②并行 ③顺序或并行 ④串行
4.4 同步练习参考答案
填空题
1. 模块（module）
2. 端口定义，I/O声明，信号类型声明，功能描述 3. 输入端口，输出端口 4. 输入（input），输出（output），双向（inout） 5. 内部结构，逻辑关系
6. assign语句，元件例化（instantiate），always块语句，initial块语句 7. 数字，未知x，高阻z
8. 二进制，十进制，八进制，十六进制 9. 可打印字符序列，同一行中 10. 数字和$ 11. 1023 12. 不同
13. 单目，双目，三目 14. 右端，0或符号位 15. 1，0，x（未知）
16. 1 17. 3
18. 网络型（nets type），寄存器型（register type） 19. 当前值，历史值
20. reg,integer,real,time 21. assign，= 22. reg（寄存器） 23. <=,reg 24. 假，真
25. posedge,negedge 26. 顺序，并行 27. 系统级（System Level），算法级（Algorithm Level），寄存器传输级（RTL：Register
Transfer Level） 28. 门级（GateLevel），开关级（Switch Level） 单项选择题
1.② 2.② 3.③ 4. ④ 5. ④ 6.④ 7.① 8.④ 9.① 10.③
11.① 12.② 13.① 14.③ 15.② 16.② 17.④ 18.② 19.③ 20.④ 21.① 22.③ 23.② 24.② 25.② 26.④ 27.③ 28.① 29.② 30.③ 31.② 32.③ 33.① 34.② 35.① 36.③ 37.③ 38.④ 39.② 40.④ 41.③ 42.① 43.① 44.① 45.② 46.① 47.④ 48.④ 49.① 50.②