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(a)真值表
y0?a3a2?a3a1 (b) 求输出表达式 图 题解4.1
(c) 编码器电路图
4.3 试用3线—8线译码器74138扩展为5线—32线译码器。译码器74138逻辑符号如图 4.16（a）所示。
题4.3 解：5线—32线译码器电路如图题解4.3所示。 a0a1a2 a3a4 en
图题解4.3
4.5写出图p4.5所示电路输出f译码器74138功能表如表4.6所1和f2的最简逻辑表达式。 示。
bin/oct abc 124 01234 f1 1 5 f2
en74138 67
图 p4.5
题4.5解：由题图可得：
f1(c,b,a)??m(0,2,4,6)?af2(c,b,a)??m(1,3,5,7)?a
4.7 试用一片4线—16线译码器74154和与非门设计能将8421bcd码转换为格雷码的代码
转换器。译码器74154的逻辑符号如图4.17所示。
解：设4位二进制码为b3b2b1b0，4位格雷码为r3r2r1r0。根据两码之间的关系可得：
r3(b3,b2,b1,b0)??m(8~15)?b3
r2(b3,b2,b1,b0)??m(4~11)?m4m5m6m7m8m9m10m11
r1(b3,b2,b1,b0)??m(2~5,10~13)?m2m3m4m5m10m11m12m13r0(b3,b2,b1,b0)??m(1,2,5,6,9,10,13,14)?m1m2m5m6m9m10m13m14
则将译码器74154使能端均接低电平，码输入端从高位到低位分别接b3、b2、b1、b0，根 据上述表达式，在译码器后加3个8输入端与非门，可得r2、r1、r0，r3可直接输出。（图 略）
4.9试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符号如图4.37（a）所示。 ⑴ f(a,b,c)?⑵ f(a,b,c)? ?m(2,4,5,7) ?m(0,6,7) ⑶ f(a,b,c)?(a?b)(b?c)
⑷ f(a,b,c,d)?bc?acd?acd?abcd?abcd ⑸ f(a,b,c,d)? ?m(0,2,3,5,6,7,8,9)??d(10 15)
题4.9解：如将a、b、c按高低位顺序分别连接到数据选择器
74151的地址码输入端，将数据选择器的输出作为函数值f。则对各题，数据选择器的数据输入端信号分别为：（注意，数据选择器的选通控制端st必须接有效电平，图略）
⑴ d0?d1?d3?d6?0,d2?d4?d5?d7?1 ⑵ d0?d6?d7?0,d1?d2?d3?d4?d5?1 ⑶ d0?d2?d3?d6?0,d1?d4?d5?d7?1 ⑷ d0?d5?d,d1?d4?d,d2?d6?1,d3?d7?0 ⑸ d0?d,d2?d,d1?d3?d4?1,d5?d6?d7?0或1
4.11图p4.11为4线-2线优先编码器逻辑符号，其功能见图4.3（a）真值表。试用两个4
线-2线优先编码器、两个2选1数据选择器和一个非门和一个与门，设计一个带无信号编码输入标志的8线-3线优先编码器。 hpri/bcd x0x1x2x3 1234 12 a0a1 eo
图 p4.11
题4.11解：由图4.3（a）真值表可见，当编码器无信号输入时，eo?1，因此可以利用eo的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图题解4.11所示，由电路可见，当高位
编码器（2）的eo?0时，表示高位编码器（2）有编码信号输入，故选通数据选择器的0通道，将高位编码器（2）的码送到y1y0端；当高位编码器（2）的
eo?1时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信
号输入，也可能无编码信号输入，则将低位编码器（1）的码送到y1y0端（当无编码信号输入输入时，yy。编码器输出的最高位码，由高位编码器（2）的eo信号取反获10?00）得。由电路可见，eoy?1表示无编码信号输入。 xxxxyy0 xxxxy1 y2
图 题解4.11
4.13 试用一片3线—8线译码器74138和两个与非门实现一位全加器。译码器74138功能 表如表4.6所示。
题4.13解：全加器的输出逻辑表达式为：
si(ai,bi,ci?1)?(aibi?aibi)ci?1?(aibi?aibi)ci?1? ci(ai,bi,ci?1)?(aibi?aibi)ci?1?aibi? ?m(1,2,4,7) ?m(3,5,6,7) 式中，ai、b
i为两本位加数，ci?1为低位向本位的进位，si为本位和， ci为本位向高位的
进位。根据表达式，所设计电路如图题解4.13所示。 abcsi 1 ci
图题解4.13
4.15 写出图p4.15所示电路的输出最小项之和表达式。 f(a,b,c,d) 图p4.15
【篇三：数字逻辑设计及应用 本科2 答案】
_…__…__…__… __…_ __… 心…中…学 教… _…_ __…__线__… __…_ __… __…__…_ 学号……__…__…__…__…__封__…__… __…号 班… …… __…__…_ __…__…__…__…__…__…_称…名
密业… 专… _… ___… __… ___…__… __…__…__…_名…姓…………电子科技大学网络教育考卷（b卷） (20 年至20 学年度第 学期)
考试时间 年 月 日(120分钟) 课程 数字逻辑设计及实践（本科） 教师签名_____
一、填空题(每空1分，共20分) 1、请完成如下的进制转换：10110.11216； 2、28.5102168421bcd
3、某带符号的二进制数的反码是1010101，则该数对应的原码是补码是 1101011 ；
4、a⊕//(a⊕b)/// 5、正逻辑和负逻辑之间的关系是； 6、请问图1-6的逻辑为：/
7、已知某集成门电路输出和输入的高电平的最小值分别为vohmin、vihmin；输出和输入的低电平最大值分别为：volmax、vilmax；请问该门电路高电平的直流噪图1-6
声容限vnhvihmin?vohmin低电平的直流噪声容限
vnl=volmax?vilma 8、某状态机的状态数为129，请问至少需要位编码才能完成；
9、如果要从多路输入数据中，选出一路作为输出，应采用 10、如果要比较两个二进制数的大小，应采用
11、如果待实现的时序状态机中存在状态循环圈，应采用 12、同时具备置0、置1、保持和反转的触发器是触发器； 二、选择题（每题1分，共10分）
4、要实现8选1的数据选择器，则地址输入（选择输入）和多路数据端得个数分别为：
①. 8、3 ②. 3 、8 ③. 8、8 ④. 3、3
5、如果实现5-32的译码器电路，需要个74138（3-8译码器）来实现：
①. 2 ②. 3③. 4 ④. 8
6、要实现256进制（模为256）的二进制计数器，需要个74163（4位二进制加计数器）来实现 ①. 2 ②. 3③. 8④. 16
7、要实现有效状态数为8的环形计数器，则所需移位寄存器中的触发器个数为：
①. 8 ②. 4 ③. 3④. 2
8、如果用触发器和门电路来实现12进制的计数器，则至少需要个触发器：