发布时间 : 星期二 文章基于FPGA的计时器的设计毕业设计更新完毕开始阅读
4.2 选择通话类型和设置余额 ........................................................................................... 20 4.3通话开始 ........................................................................................................................ 21 4.4通话结束 ........................................................................................................................ 22 结论 .......................................................................................................................................... 23 参考文献 .................................................................................................................................. 24 致谢 .......................................................................................................................................... 26 附录A....................................................................................................................................... 27 附录B ....................................................................................................................................... 28 附录C ....................................................................................................................................... 32 附录D....................................................................................................................................... 33 附录E ....................................................................................................................................... 34 附录F ....................................................................................................................................... 36 附录G....................................................................................................................................... 37
1 绪论
1.1 课题研究的目的
时钟计时器在现在应用场合非常的广泛，近年来，随着科学技术的进步和时代的发展，人们对时钟的功能和精度提出了越来越高的要求，各种时钟的设计也越来越重要。秒表/时钟计时器是在一种计时器上实现两种基本功能的一种器件。它广泛应用于各种场所，同时，它以其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化，而受到广大消费者的喜爱。近年来随着计算机技术的飞速发展，计算机也正式形成了通用计算机系统和嵌入式计算机系统二个分支。单片机作为最典型的嵌入式系统，由于其微小的体积和极低的成本，广泛应用于家用电器、仪器仪表、工业控制单元以及通信产品中，成为现代电子系统中最重要的智能化工具。同时数模电技术、微电子技术也快速发展使得大量集成芯片出现，从而实现很多简单功能代替了原来的模拟电路。这样利用单片机、集成芯片和电子电路就可以很方便的进行设计，其中最典型、现在应用也很多的就是电子产品的设计。本设计就是利用单片机技术将秒表和时钟两种计时器的功能集中到一种计时装置上，从而实现计时器功能的集成化，使其使用起来更加方便。本设计的一大特点就是在硬件设计中采用实时时钟芯片来实现计时，大大简化了硬件电路，从而使设计更加简便易行。 1.2国内外发展现状
在国外，电子计时器在集成电路发明后，只用短短几年时间就完成了技术飞跃，经过激烈的市场竞争，现在的计时器技术己经相当成熟。计时器已慢慢地脱离原来的“辅助计时工具的功能定位，正向着多功能化、可编程化方向发展，在各个领域都得到了广泛的应用。
国内也有厂商利用计时器芯片开发新的产品，但对计时器技术的研究、计时器芯片的设计还处于起步阶段。计时器的主要功能还是在于“计时”，不妨称之为“低档计时器”。即便是对这种计时器，很多厂商也只从事计时器的设计、销售业务。
1.3课题的主要技术路线
在本次设计基于现场可编程逻辑器件FPGA进行设计，应用硬件描述语言Verilog HDL编程并在Altera公司的Quartus Ⅱ软件上实现仿真。需要进行计时功能的实现，
通过拨码开关输入、数码管显示来达成运算目的。
2 FPGA技术及硬件描述语言
2.1 FPGA的介绍
2.1.1 可编程逻辑器件发展简史
随着微电子设计技术与工艺的发展，数字集成电路从电子管、晶体管、中小规模集成电路、超大规模集成电路逐步发展到今天的专用集成电路(ASIC)。ASIC的出现降低了产品的生产成本，提高了系统的可靠性，缩小了设计的物理尺寸，推动了社会的数字化进程。但是ASIC因其设计周期长，改版投资大，灵活性差等缺陷制约着它的应用范围。硬件工程师希望有一种更灵活的设计方法，根据需要，在实验室就能设计、更改大规模数字逻辑，研制自己的ASIC并马上投入使用，这是提出可编程逻辑器件的基本思想。可编程逻辑器件随着微电子制造工艺的发展取得了长足的进步。从早期的只能存储少量数据，完成简单逻辑功能的可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(E2PROM)，发展到能完成中大规模的数字逻辑功能的可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)，今天已经发展成为可以完成超大规模的复杂组合逻辑与时序逻辑的复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)。随着工艺技术的发展与市场的需要，超大规模、高速、低功耗的新型FPGA/CPLD不断推陈出新。新一代的FPGA甚至集成了中央处理器(CPU)或数字处理器(DSP)内核，在一片FPGA上进行软硬件协同设计，为实现片上可编程系统(SOPC, System On Programmable Chip)提供了强大的硬件支持。 2.1.2 可编程逻辑器件的基本结构
可编程逻辑器件的基木结构如图2.1所示。由输入控制电路、与阵列、或阵列以及输出控制电路组成。在输入控制电路中，输入信号经过输入缓冲单元产生每个输入变量的原变量和反变量，并作为与阵列的输入项。与阵列由若干个与门组成，输入缓冲单元提供的各输入项被有选择地连接到各个与门输入端，每个与门的输出则是部分输入变量的乘积项。各与门输出又作为或阵列的输入，这样或阵列的输出就是输入变量的与或形式。输出控制电路将或阵列输出的与或式通过三态门、寄存器等电路，一方面产生输出信号，另一方面作为反馈信号送回输入