发布时间 : 星期日 文章基于数字电路的电子秒表课程设计 - 图文更新完毕开始阅读
图2 555定时器引脚排列 1脚：外接电源负端VSS或接地，一般情况下接地。
8脚：外接电源VCC，双极型时基电路VCC的范围是4.5 ~ 16V，CMOS型时基电路VCC的范围为3 ~ 18V。一般用5V。
3脚：输出端Vo 2脚：TL低触发端 6脚：TH高触发端
4脚：RD是直接清零端。当RD端接低电平，则时基电路不工作，此时不论
TL、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。
5脚：VC为控制电压端。若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。
7脚：放电端。该端与放电管集电极相连，用做定时器时电容的放电。 （2）用555定时器构成方波发生器电路如下图所示。其中
T1=(R1+R2)C1ln2 为充电时间
T2=R1C1ln2 为放电时间
T=T1+T2=(R2+2R1)C1ln2 为脉冲周期
F=1/T 为振荡频率
经过计算并实际调整，方案为R2=10K，R1=100K， c1=100纳法。在实践中，如果用示波器观察到频率不正确，可调整R2来改变频率，减小误差。
图3 555定时器构成方波发生器muitisim仿真电路
调节R2使得多谐振荡器的输出为100Hz时钟脉冲，并接集成芯片74LS00(SA)的2号管脚,而SA的1号管脚则接暂停/继续按钮, 暂停/继续按钮通过高低电平的转换以及74LS00的与逻辑运算实现对时钟脉冲CP的封锁与开通控制,而其他电路不受其影响。74LS00的3号管脚输出接至U1（最低位十进制计数器74LS160）的时钟输入端作为时钟分频计数的基本时钟。
在muitisim中仿真结果为：
图4 仿真结果波形图
2．时钟分频计数单元电路
（1）时钟脉冲分频计数总体部分：首先由十进制模块通过串行计数组成100分频电路，因为74LS160是同步十进制计数器，在Q3~Q0输出端为1001（即9）时，其进位端TC同时由0变为1，设计过程中采用的是置数清零法，而集成芯片74LS160为同步置数，此处如果TC直接接入下一级的时钟输入端，则会发生本位数字为9，而它的高位数字已经进位的现象。要消除这种现象则可以在TC端与下一级的时钟端之间接入一个非门，使得TC输出反相，在本位输出进位脉冲时，其高位时钟接收到的为时钟的无效边沿（下降沿），而在本位自然清零时，高位才会接收到一有效时钟边沿（上升沿），从而达到正确进位的目的。
而六十进制与下级模块的级连，由于六进制模块在实现过程中已经接入了一个74LS00的与非门，故其输出不必再接非门，而是从该输出端接至高位时钟脉冲端。
集成芯片74LS160，其管脚排列如图所示。
图5 74LS160管脚排列
表2引脚功能如下表所示：
MR 0 1 1 1 1 PE X 0 1 1 1 输入 CET CEP CLK P3 X X X X X 1 0 X X 1 X 0 X X D3 X X X P2 X D2 X X X P1 X D1 X X X P0 X D0 X X X Q3 0 D3 计数 保持 保持 输出 Q2 Q1 0 0 D2 D1 Q0 0 D0
（2）由集成芯片74LS160构成十分频器
74LS160本身即为同步十进制计数器，用以构成十分频器直接使用其进位输出端即可，需要注意的是，在级联过程中，因为74LS160计数过程为上升沿有效，而进位输出时CO端是由0变1，为上升沿，要使计数状态不缺失，需在CO与下一级的连接中串入一个非门。如下图所示：
图6 十分频器电路图