发布时间 : 星期一 文章数字逻辑电路与系统设计习题答案更新完毕开始阅读
F2?A2A3?A2A3
F3?A3
7.11 假设GAL器件的结构控制字取值分别为：SYN?1，AC0?0，AC1(n)?0，
XOR(n)?0，请画出OLMC(n)的等效电路图。
题7.11 解：
当GAL器件的结构控制字取值分别为：SYN?1，AC0?0，AC1(n)?0，
XOR(n)?0时，画出OLMC工作在纯组合输出模式，低电平输出有效，其等效电路
如图题解7.11所示。
CKOE1来自与门阵列1≥1=1EN1I/O(n){１反馈00来自邻级输出(m)CK图 题解7.11
OE
7.13 请问CPLD的基本结构包括哪几部分？各部分的功能是什么？ 题7.13 解：
CPLD产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编程的逻辑模块、输入/输出模块和一些可编程的内部连线阵列组成。如Lattice公司生产的在系统可编程器件ispLSI1032，主要由全局布线区（GRP）、通用逻辑模块（GLB）、输入/输出单元（IOC）、输出布线区（ORP）和时钟分配网络（CDN）构成。
全局布线区GRP位于器件的中心，它将通用逻辑块GLB的输出信号或I/O单元的输入信号连接到GLB的输入端。通用逻辑块GLB位于全局布线区GRP的四周，每个GLB相当于一个GAL器件。输入/输出单元IOC位于器件的最外层，它可编程为输入、输出和双向输入/输出模式。输出布线区ORP是介于GLB和IOC之间的可编程互
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连阵列，以连接GLB输出到IOC。时钟分配网络CDN产生5个全局时钟信号，以分配给GLB和IOC使用。
7.15 若用XC4000系列的FPGA器件实现4线-16线译码器，请问最少需占用几个CLB? 题7.15 解：
最少需占用8个CLB。
第一个CLB可以完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数，
产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么8个CLB的G、F组合逻辑函数发生器的输入端均共用译码器的4个输入变量，而每个CLB则分别完成译码器的16个输出变量中的2个输出。具体实现如图题解7.15。
图 题解7.15
第8章习题及解答
8.1 在图8.3（a）用5G555定时器接成的施密特触发电路中，试问：
（1）当VCC?12V时，而且没有外接控制电压时，VT+、VT-和?VT各为多少伏？ （2）当VCC?10V时，控制电压VCO?6V时，VT+、VT-和?VT各为多少伏？ 题8.1 解：⑴ VT?? ⑵ VT??VCO21VCC?8V ， VT??VCC?4V， ?VT?VT??VT??4V； 331?6V ， VT??VCO?3V ，?VT?VT??VT??3V。
28.3 图P8.3（a）为由5G555构成的单稳态触发电路，若已知输入信号Vi的波形如图P8.3
（b）所示，电路在t=0时刻处于稳态。
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（1）根据输入信号Vi的波形图定性画出VC和输出电压VO对应的波形。
（2）如在5G555定时器的5脚和1脚间并接一只10K的电阻，试说明输出波形会发生
怎样的变化？
VCC(15V)85kΩ5TH6TR2COVR1+-RD4C1∞R0.01μFVC1G1&QG31Vi5kΩC2OUT3VO15VViVR2+-∞VC2&QG2Ot5kΩVCCD71TD
图 P8.3
（a） （b） 题8.3 解：（1）对应的波形如图题解8.3（a）所示。
Vi15VOtVC10VOtVOtWOtWt图 题解8.3（a）
（2）如在5G555定时器的5脚和1脚间并接一只10K的电阻，则输出脉冲宽度tW1等
11于电容电压VC从0上升到VCC??15V=7.5V所需时间，因此输出脉冲宽度tW1要比图
22题解8.3（a）波形中tW窄。对应的波形如图题解8.3（b）所示。
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Vi15VOtVC7.5VOtVOtW1OtW1t图 题解8.3（b）
8.5 图P8.5（a）所示是用集成单稳态触发电路74121和D触发器构成的噪声消除电路，图
P8.5（b）为输入信号。设单稳态触发电路的输出脉冲宽度tW满足tn?tW?ts（其中tn为
噪声，ts为信号脉宽），试定性画出Q和VO的对应波形。
图 P8.5
题8.5 解：波形图如图题解8.5所示。
Vits0tntQtw0tVo0t
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