发布时间 : 星期三 文章数字电路实验报告更新完毕开始阅读
按
键延迟线
单脉冲 脉冲 组合 电路
电 路 CP
L1 L2 L3 L4 L5 L6 L7 L8
三周期 4分频 CLK 5分频 T1—T3 或2个2分频 10MHZ
时序脉冲分频，分配，延迟与整形框图 （Ln = 灯n）
首先要实现一个5分频。即一个五周期的循环。可以通过3个D触发器来实现该功能。五周期真值表如下：
Q1 0 1 0 1 0
输出Q3。
Q2 0 0 1 1 0 Q3 0 0 0 0 1 则利用时序逻辑电路的设计方法，通过卡诺图化简得到方程：
Q1n = ~Q1n-1 & ~Q3n-1 Q2n = ~Q1n-1 ^ ~Q2n-1 Q3n = Q1n-1 & Q2n-1
13
四分频或二分频可直接通过计数器得到。
实现一个移位型三周期计数器，利用D触发器设计。真值表如下 起始Q1Q2Q3 = 000
Q1 1 0 0 Q2 0 1 0 Q3 0 0 1 分别输出三个结果。
同样的，利用时序逻辑电路的设计方法，化简得到方程：
Q1n = ~Q1n-1 & ~Q2n-1 Q2n = Q1n Q3n = Q2n
而最后CP1~CP6课通过上面得到的不同周期的分频，通过一个组合逻辑得到，观察图像，得到方程：
cp[1] = q4b & q5 & q6,
实验实现：
1.利用Quartus II 工具，画出实验的TTl电路如下图
cp[2] = q4b & ~q5 & q6, cp[3] = q4b & q5 & q7, cp[4] = q4b & ~q5 & q7, cp[5] = q4b & q5 & q8, cp[6] = q4b & ~q5 & q8;
14
经过编译仿真之后，仿真波形图如下图:
如上图所见，仿真之后的波形图和我们的目的的波形图除了排版之外，并没有不同。本实验的TTL电路是一个异步逻辑电路，并不是所有的时钟都接在同一个时钟的上面，其实这样
15
的做法是有一定的坏处的，在同步性方面会有一定的欠缺，但是当时做实验的时候对这方面的了解并不多，所以采用的异步的方式来实现的电路 2.利用verilog进行描述
module fenpin(clk , q3 , q4 , q4b , q5 , q6 , q7 , q8 ,cp); input clk;
output reg q3,q4,q4b,q5,q6,q7,q8; output wire [6:1] cp;
integer i,j;
always @(posedge clk) begin if(i == 3) q3 <= 1; if(i == 4) begin q3 <= 0; i = 0; end i = i+1; end
16