发布时间 : 星期四 文章数字电路实验报告更新完毕开始阅读
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由上述真值表可以得到表达式 a = ~(~A&~B&~C&D|~A&B&~C&~D|A&~B&C&D|A&B&~C&~D|A&B&~C&D) b = ~(~A&B&~C&D|~A&B&C&~D|A&~B&C&D|A&B&~C&~D|A&B&C&~D|A&B&C&D) c = ~(~A&~B&C&~D|A&B&~C&~D|A&B&C&~D|A&B&C&D) d = ~(~A&~B&~C&D|~A&B&~C&~D|~A&B&C&D|A&~B&C&~D|A&B&C&D) e = ~(~A&~B&~C&D|~A&~B&C&D|~A&B&~C&~D|~A&B&~C&D|~A&B&C&D|A&~B&~C&D) f = ~(~A&~B&~C&D|~A&~B&C&~D|~A&~B&C&D|~A&B&C&D|A&B&~C&~D|A&B&~C&D) g = ~(~A&~B&~C&~D|~A&~B&~C&D|~A&B&C&D)
由此表达式即可得到对应的数码显示
实现方法：
（1）GAL芯片 PLD16V8 BASIC DECODE CYB 2013.10.20 SHIYAN USTC V1.0 A B C D NC NC NC NC NC GND NC NC g0 f0 e0 d0 c0 b0 a0 VCC /a0 = /A*/B*/C*D+/A*B*/C*/D+A*/B*C*D+A*B*/C*/D+A*B*/C*D /b0 = /A*B*/C*D+/A*B*C*/D+A*/B*C*D+A*B*/C*/D+A*B*C*/D+A*B*C*D /c0 = /A*/B*C*/D+A*B*/C*/D+A*B*C*/D+A*B*C*D /d0 = /A*/B*/C*D+/A*B*/C*/D+/A*B*C*D+A*/B*C*/D+A*B*C*D /e0 = /A*/B*/C*D+/A*/B*C*D+/A*B*/C*/D+/A*B*/C*D+/A*B*C*D+A*/B*/C*D /f0 = /A*/B*/C*D+/A*/B*C*/D+/A*/B*C*D+/A*B*C*D+A*B*/C*/D+A*B*/C*D /g0 = /A*/B*/C*/D+/A*/B*/C*D+/A*B*C*D DESCRIPTION Ps：具体的效果在实验的那一天已经由助教检查通过。 (2)利用verilog进行描述 module yima(clk , out , count); input clk;
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output reg [6:0] out; output reg [3:0] count;
always @(posedge clk) begin
count <= count + 1; end
always@(count) case(count)
4'd0: out <= 7'b1000000; 4'd1: out <= 7'b1111001; 4'd2: out <= 7'b0100100; 4'd3: out <= 7'b0110000; 4'd4: out <= 7'b0011001; 4'd5: out <= 7'b0010010; 4'd6: out <= 7'b0000010; 4'd7: out <= 7'b1111000; 4'd8: out <= 7'b0000000; 4'd9: out <= 7'b0010000; 4'd10:out <= 7'b0001000; 4'd11:out <= 7'b0000011;
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4'd12:out <= 7'b1000110; 4'd13:out <= 7'b0100001; 4'd14:out <= 7'b0000110; 4'd15:out <= 7'b0001110; default: out <= 8'b110000000; endcase endmodule
这个verilog描述其实是将计数和译码部分写到了一起，第一个always块的作用就是计数，每当一个时钟上升沿来临的时候，就将count加1,，而第二个always块的作用则是译码操作，即是一个显示译码器，将count的4为二进制码译成控制数码管的7位二进制码。注意数码管是低电平有效的。
Ps：实验室所用的板子自带显示译码的功能，所以译码的always快可以去掉，具体的开发板实现已经给老师验收。 下面是编译仿真之后的波形图
分析仿真结果，计数器随着时钟而不断加1，out为控制7段数码管的7位二进制数。
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实验小结：
本次试验利用GAL芯片进行编程，让我接触了一下小规模的逻辑电路的设计实现方法，而且这也是我们第一次接触到现实中的芯片去完成一个计数显示的功能，十分有意思。而且这个实验在让我们熟悉了利用卡诺图进行化简以及时序逻辑电路的基本设计方法。
实验三 脉冲分频逻辑电路的设计
实验目的：
掌握同步时序电路和分频，延迟整形的原理和设计方法， 进一步提高实践能力。
实现下图的分频整形设计
实验原理：
可参考下图原理图
L17 L15 L16 CP1 CP2 CP3 CP4 CP5 CP6
L9 L10 L11 L12 L13 L14 延迟 整形电路 整形电路
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