发布时间 : 星期四 文章公司笔试面试 - 模电数电知识更新完毕开始阅读
ADC电路的形式很多，通常可以并为两类：
间接法：它是将采样-保持的模拟信号先转换成与模拟量成正比的时间或频率，然后再把它转换位数字量。这种通常是采用时钟脉冲计数器，它又被称为计数器式。它的工作特点是：工作速度低，转换精度高，抗干扰能力强。
直接法：通过基准电压与采样-保持信号进行比较，从而转换位数字量。它的工作特点是：工作速度高，转换精度容易保证。
8.组合电路与时序电路区别
组合逻辑电路是具有一组输出和一组输入的非记忆性逻辑电路，它的基本特点是任何时刻的输出信号状态仅取决于该时刻各个输入信号状态的组合，而与电路在输入信号作用前的状态无关。组合电路是由门电路组成的，但不包含存储信号的记忆单元，输出与输入间无反馈通路，信号是单向传输，且存在传输延迟时间。组合逻辑电路的功能描述方法有真值表、逻辑表达式、逻辑图、卡诺图和波形图等。
时序逻辑电路与组合逻辑电路不同，在逻辑功能及其描述方法、电路结构、分析方法和设计方法上都有区别于组合电路的明显特点。在时序逻辑电路中，任意时刻的输出信号不仅和当时的输入信号有关，而且还与电路原来的状态有关，这是时序逻辑电路在逻辑功能上的特点。因而时序逻辑电路必然包含存储记忆单元电路。描述时序电路逻辑功能的方法有：三个方程（输出方程、驱动方程（或激励函数）、状态方程）、状态转换表、状态转换图和时序图等。
9.什么是\线与\逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用 oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。
10.你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
CMOS门的VT= 0.5VDD ，TTL门的VT一般在1.0～1.4V。 CMOS门输出：高电平为VOH= VDD ，低电平为VOL=0V。 TTL门输出：高电平为VOH=3.6V， 低电平为VOL=0.3V。 11.如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
13. 设计一个一位的全加器（输入加数A，B和低位的进位CI，输出Y和向高位进位CO）要求使用器件为与门，或门，非门，异或门和同或门。
14.MOORE 与 MEELEY状态机的特征。（南山之桥）
两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。
Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。
15. 什么是竞争与冒险？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容
16.给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试） Delay < period - setup ? hold Delay < period - setup – hold
17.时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）
T3setup>T+T2max,T3hold>T1min+T2min
18.给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）
19.说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）
T+Tclkdealy>Tsetup+Tco+Tdelay; Thold>Tclkdelay+Tco+Tdelay;
20.一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA2003.11.06 上海笔试试题）
21.静态和动态时序
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
22.给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）
23.触发器有几种（区别，优点），全加器等。
24.什么是正负逻辑？
在数字电路中，一般用高电平代表1、低电平代表0，即所谓的正逻辑系统。反之，用高电平代表0、低电平代表1，即所谓的负逻辑系统。
25.化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
26.为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等
28. 时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）
29.画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）
30.怎样用D触发器、与或非门组成二分频电路？
31．名词解释：VLSI，CMOS，EDA，VHDL，Verilog，HDL，ROM，RAM，DRC，LVS，SRAM，DRAM，FLSAH，SSRAM，SDRAM，IRQ,BIOS,USB, SDR。
由PMOS管和NMOS管共同构成的互补型MOS集成电路即为 CMOS
sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失；flash：闪存，存取速度慢，容量大，掉电后数据不会丢失；dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用；ssram：同步静态随机存储器；SDRAM：同步动态随机存储器；IRQ: Interrupt ReQuest； BIOS: Basic Input Output System；USB: Universal Serial Bus；；SDR: Single Data Rate；压控振荡器的英文缩写(VCO)。 32．简述CMOS工艺流程。
33．画出CMOS非门，与非门和或非门的电路，并画出波形图简述其功能。
非门工作原理： A为高电平，T1截止T2导通，L为低电平，符合非逻辑关系。
与非门工作原理： A、 B同为高电平时T1 、T2截止， T3 、T4导通，L为低电平，符合与非逻辑关系。反之亦然。
或非门工作原理：当A、B两个输入端均为低电平时，T1、T2截止，T3、T4导通，输出Y为高电平；当A、B两个输入端中有一个为高电平时，T1、T2中必有一个导通，T3、T4中必有一个截止，输出为低电平。
异或门电路：
同或门电路：
①NMOS管的串联可实现“与逻辑”，并联可实现“或逻辑”，其输出是该逻辑的反。
②每个CMOS门电路都由互补的NMOS管和PMOS管组合而成，且两互补的NMOS管、PMOS管的栅极连接在一起作为输入端。 ③要实现“与逻辑”，可将相应的NMOS管组合串联；要实现“或逻辑”，可将NMOS管组合并联。 ④NMOS管串联时，其对应的PMOS管一定并联；NMOS管并联时，其对应的PMOS管一定串联。 34．mos与非门，多余的输入、输出端该怎么接，悬空？接地？接高电位？
门电路中多余的输入端一般不要悬空，因为干扰信号易从这些悬空端引入，使电路工作不稳定。 与门和与非门：多余输入端接正电源或与有用输入端并接 或门和或非门：多余输入端接地或与有用输入端并接
CMOS电路多余输入端与有用输入端的并接仅适用于工作频率很低的场合。
TTL 电路输入端悬空时相当于输入高电平，CMOS 电路多余输入端不允许悬空。 35. 用逻辑门和cmos电路实现ab+cd。
36．什么是NMOS、PMOS、？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？（仕兰微面试题目）
NMOS是指沟道在栅电压控制下p型衬底反型变成n沟道，靠电子的流动导电 ；PMOS是指n型p沟道，靠空穴的流动导电。
增强型是指不加栅源电压时，FET内部不存在导电沟道，这时即使漏源间加上电源电压也没有漏极电流产生。耗尽型是指当栅源电压为0时，FET内部已经有沟道存在，这时若在漏源间加上适当的电源电压，就有漏极电流产生。
PNP由2块P型半导体中间夹着一块N型半导体所组成，载流子以空穴为主；NPN管是由2块N型半导体中间夹着一块P型半导体所组成，载流子载流子以空穴为主。 37. 画出Y=A*B+C的cmos电路图。
38. 利用4选1实现F(x,y,z)=xz+yz.
39.用波形表示D触发器的功能。
40. 用传输门和倒向器搭一个边沿触发器。
41. 用逻辑门画出D触发器。
42．画出DFF的结构图,用verilog实现之。
43．画出一种CMOS的D锁存器的电路图和版图。 44．D触发器和D锁存器的区别。
45．用D触发器做个4进制的计数。
46．用一个二选一mux和一个inv实现异或。
47．用与非门等设计全加法器。
48. 史密斯特电路,求回差电压。