发布时间 : 星期二 文章哈工大微电子IC思考题、作业、提问总结1更新完毕开始阅读
单独BC结：面积小，Cc、Cs小，耐压高，常用。 2.隐埋齐纳二极管的优点是什么？
答：动态电阻小，击穿电压稳定，输出电压噪声小，受表面态影响小。 3.肖特基二极管的特点是什么？
答：反向饱和电流IDS大；正向导通压降Vth小；正向电压温度系数（的绝对值）小；多子导电器件，响应速度快；反向击穿电压高。 4.肖特基晶体管的结构和工作原理是什么？
答：结构：N型外延层作为SBD的阴极，电路互连用的Al膜作为SBD的阳极，其制
作工艺完全和TTL工艺兼容。
原理：SBD可以使晶体管的VBC钳位在SBD的导通电压上，避免了晶体管进入 深饱和状态，使存储电荷下降，电路速度加快。 5.设计肖特基二极管和肖特基晶体管时应注意什么？
答：SBD:注意增加P+扩散保护环结构，使电场集中的情况得到缓和。
SCT:在一定的ID下，求得恰当的SBD的面积和形状，以满足对VMS的要求。
2.4 作业：
1.一般集成二极管中，哪种速度最快？哪种耐压最高？ 答：BC短接二极管速度最快，单独BC结二极管耐压最高。 2.隐埋齐纳二极管的特点是什么？为什么？
答：输出噪声电压较小，受表面的影响小,稳定性高。因为隐埋齐纳二极管是把
击穿由表面引入体内，避免了在表面击穿而产生噪声电压。 3.阐述隐肖特基晶体管的抗饱和原理。
答：NPN管反向有源或饱和时，SBD导通，对IB分流，VBC被箝位在SBD的导通电压 上，避免了晶体管进入深饱和状态，使存储电荷下降，电路速度加快。
2-5思考题
1.形成电阻的方式有哪些？各自的特点是什么？ 答：基区扩散电阻：薄层电阻100~200Ω/□,精度和温度系数比较适中,一般可制
作几十Ω到几十KΩ的电阻,是双极工艺中最常用的扩散电阻。
发射区扩散电阻：一般用来制作连线(磷桥)或小电阻。
基区沟道电阻：阻值大，面积小，精度低。适合小电流、小电压情况。 外延层电阻和外延层沟道电阻：不加埋层，适合做较大的电阻，精度低。 2.各种结构电阻的电阻值如何计算？ 答：略。书上有。
3.设计电阻时应该考虑哪些因素？ 答：（1）精度要求: R/ΔR=L/ΔL + W/ΔW + R□/ΔR□ ≤ 要求值
（2）功耗限制：
2-6 思考题
1.形成电容的方式有哪些？各自的特点是什么？ 答：反偏PN结电容：（第二种结构）电容值大；击穿电压小。
MOS电容：单位面积电容值CA较小；击穿电压较高；温度系数小；电容值基本
与电压大小极性无关；单个MOS电容的误差△C/C较大；寄生电容Cjs较大。
平行结构电容：两个相邻的导电层都可看作是平板结构电容，通常通过增加
生长薄介质层工艺提高单位面积电容值。
2.各种结构电容的电容值如何计算？
答：反偏PN结电容：C = C1 + C2 (并联关系)
MOS电容：CMOS = A * （εSiO2 * εo / tox ） 3.设计电容时应该考虑哪些因素？
答：注意：1.工作电压的大小和电压的极性。2.电极的串联电阻（电容器形状）。
3.单位面积电容容量。
3-1 思考题
3-1-1.版图设计规则包含哪些内容？
答：1，工艺层；2，几何设计规则；3，电学设计规则；4，其他设计限定。设计
规则与厂家的技术水平和设备条件密切相关，它不是正确与不正确实现集成电路的严格界限，但是由于它包含了一定的工艺容差，遵循它进行版图设计可以保证集成电路高概率地正确实现。 3-1-2.几何设计规则的制定与哪些因素有关？
答：①制版能力：制版设备、掩膜版质量、操作水平等
②光刻水平：光刻设备、光刻胶质量、操作水平等 ③介质成分、厚度以及杂质分布均匀度等
④掩膜对准容差：掩膜容差、光刻对准容差（多次性） ⑤横向扩散：与PN结深度有关，具有方向性 ⑥耗尽层宽度：与工作电压、杂质浓度有关 ⑦可靠性的余度：包括其它未考虑因素
3-1-3.版图设计中使用的工艺层与流片中使用的掩模版有什么关系？ 答：集成电路版图是依照一定工艺层绘制的，工艺层通常是设计者为了方便版图
绘制和验证而定义的抽象工艺层，与芯片制造时用的光刻掩膜不是一一对应，但是可以说它是电路转换成芯片时所必需的光刻掩膜图形的抽象定义。
3-1 作业
3-1-1. 阐述集成电路版图设计的重要性。
答：集成电路版图上的几何图形尺寸直接决定着芯片上各物理层的尺寸，是集成
电路制造的依据。所以，集成电路版图设计是集成电路实现过程中必不可少的关键的设计环节。
3-1-2.阐述遵循版图设计规则进行集成电路版图设计的重要性。 答：设计规则与厂家的技术水平和设备条件密切相关，它不是正确与不正确实现
集成电路的严格界限，但是由于它包含了一定的工艺容差，遵循它进行版图设计可以保证集成电路高概率地正确实现。
3-2思考题
3-2-1. 隔离区如何划分？阱区如何划分？ 答：
隔离区划分原则：
①NPN管
集电极电位不相同的NPN晶体管必须放在不同的隔离区，而集电极电位相同的NPN晶体管可以放在同一个隔离区内。
②PNP管
基极电位不相同的PNP晶体管必须放在不同的隔离区，而基极电位相同的PNP晶体管可以放在同一个隔离区内。
③ NPN与PNP
?如果NPN晶体管集电极电位和横向PNP晶体管的基极电位相同，它们可以放在同一个隔离区内。
④电阻
多数电阻原则上都可以放在同一个隔离区内，只要保证它们之间实现电隔离。
⑤基区扩散电阻与晶体管
?基区扩散电阻两端电位不高于NPN晶体管集电极电位时，可与NPN晶体管同放一个隔离区内；
?基区扩散电阻两端电位不高于横向PNP晶体管基极电位时，可与横向PNP晶体管同放一个隔离区内。
⑥其它
?二极管及其它有源器件以及特殊结构电阻、电容可根据具体结构和电隔离原则来划分隔离区。
阱区划分原则：
?衬底电位相同的PMOS管都可以放在同一个N阱内，衬底电位不相同的PMOS管必须放在不同的N阱内。
?当可以放在同一个N（P）阱中PMOS（NMOS）管较多时，通常根据布局布线的需要可以灵活划分多个N（P）阱，避免同类器件过于集中影响布线。 3-2-2.压焊点如何排布？ 答：（1）排布形状：压焊点是芯片与封装管腿相连接用的输入/输出端口（I/O），
一般分布在芯片四周。
?I/O较少时通常采用嵌入式（embed）
?I/O较多时通常采用环绕式排方式（in-line） ?I/O很多时通常采用双环错列方式（staggered） （2）排布顺序：
?由系统特定用途给定或用户给定：这种情况不能改变压焊点的排列顺序，需要在单元布局时适当考虑与压焊点间的便捷连接，减小连线面积和减小信号延迟和串扰。
?由设计者自己决定 3-2-3. 布局策略如何？
答：1、主次要单元的区分；2、整体结构布局；3、内布局及分层次。 3-2-4.布线层有哪些？布线策略如何？ 答：金属层、多晶硅层、扩散层。
（1）原则上尽量采用金属层布线，而且通过合理布局缩短连线，有利于减小寄生电阻电容，提高速度、降低功耗，尤其是采用顶层金属。
（2）电源/地线、关键信号线以及长信号线应避免采用多晶硅层和扩散层走线。 （3）顶层金属较厚，单位条宽允许流过的电流大，有利于减小布线宽度。（也可以采用多层金属并联）
（4）多晶层布线不能与扩散层布线交叉
（5）芯片较大时，电源/地的干线一般布成网状结构（多层金属），局域的电源/地线一般采用梳状结构。（6）模拟电源/地和数字电源/地分开布线。
（7）长信号线的上、下或旁边应尽量避免长距离平行走其它信号线，以免两信号线间的串扰。
（8）底层单元内连线尽量采用底层金属层，而用高层金属进行单元间的布线。 3-2-5.有源区连线与多晶硅连线为什么不能交叉走线？ 答：见思考题1-2-1.
3-2 作业
3-2-1.采用典型PN结隔离工艺对左图进行版图设计时至少要划分几个隔离区？如何划分的？注：二极管采用BE结制作，电阻采用基区硼扩制作。
答：七个隔离区。具体略。 3-3 思考题
3-3-1. 版图验证有什么重要性？