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附录A 常用实验器件引脚图
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1、四2输入正与非门74LS00
1A 1B 1Y 2A 2B 2Y GND
1 2 3 4 5 6 7 14 13 12 11 10 9 8 VCC 4B 4A 4Y 3B 3A 3Y
5、双J-K触发器（带清除端）74LS73A
1CLK 1CLR 1K Vcc 2CLK 2CLR
2J
1 2 3 4 5 6 7 14 13 12 11 10 9 8 1J 1Q 1Q GND 2K 2Q 2Q A B Y
Y?A?BJ CLK K CLR Q Q
2、六反向器74LS04
1A 1Y 2A 2Y 3A 3Y GND
1 2 3 4 5 6 7 14 13 12 11 10 9 8 VCC 6A 6Y 5A 5Y 4A 4Y
J-K触发器真值表 输 入 CLR CLK J L X X H ↓ L H ↓ L H ↓ H H H X K X L H H X 输 出 Q Q L H Q0 Q0 L H 翻 转 Q0 Q0 A Y
Y?A
3、四2输入正或非门74LS28
1Y 1A 1B 2Y 2A 2B GND
1 2 3 4 5 6 7 14 13 12 11 10 9 8 VCC 4Y 4B 4A 3Y 3B 3A
6、双D正边沿触发器（带预置和清除端）74LS74
1CLR
1D 1CLK 1PR 1Q 1Q GND
1 2 3 4 5 6 7 14 13 12 11 10 9 8 Vcc 2CLR 2D 2CLK 2PR 2Q 2Q A B
Y
PR D CLK
CLR Q Q Y?A?B
4、四2输入异或门74LS86
1A 1B 1Y 2A 2B 2Y GND
1 2 3 4 5 6 7 14 13 12 11 10 9 8 VCC 4B 4A 4Y 3B 3A 3Y
D触发器真值表 PR L H L H H H 输 入 CLR CLK H X L X L X H ↑ H ↑ H L D X X X H L X 输 出 Q Q H L L H H H H L L H Q0 Q0 A B
Y
Y?A?B
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7、三态输出的四总线缓冲器74LS125
1C 1A 1Y 2C 2A 2Y 1 2 3 4 5 6 14 13 12 11 10 9 VCC 4C 4A 4Y 3C 3A 10、双4:1线数据选择器/多路开关74LS153
1G B 1D3 1D2 1D1 1D0 1 2 3 4 5 6 16 15 14 13 12 11 VCC 2G A 2D3 2D2 2D1 A C Y
Y=A
C为高时输出禁止
GND
7 8 3Y
8、双2:4线译码器/分配器74LS139
1G 1 16 VCC 1A 2 15 2G 1B 3 14 2A 1Y0 4 13 2B 1Y1 5 12 2Y0 1Y2 6 11 2Y1 1Y3 7 10 2Y2 GND
8 9 2Y3
真值表 输入 允许 选择 输出 G B A Y0 Y1 Y2 Y3 H X X H H H H L L L L H H H L L H H L H H L H L H H L H L H H H H H L
9、GAL16V8
I/CLK
1 20 VCC I 2 19 I/O/Q I 3 18 I/O/Q I 4 17 I/O/Q I 5 16 I/O/Q I 6 15 I/O/Q I 7 14 I/O/Q I 8 13 I/O/Q I 9 12 I/O/Q GND
10 11 I/OE
1Y 7 10 2D0 GND
8 9 2Y
真值表 选通 选择输入 数据输入 输出 G B A D0 D1 D2 D3 Y H X X X X X X L L L L L X X X L L L L H X X X H L L H X L X X L L L H X H X X H L H L X X L X L L H L X X H X H L H H X X X L L L H H X X X H H
11、同步十进制计数器74LS162
Clear 1 16 VCC Clock
2 15 Carry A 3 14 QA B 4 13 QB C 5 12 QC D 6 11 QD
Enable P 7 10 Enable T GND
8 9 Load
⑴ Clock为计数时钟，上升沿计数。 ⑵ Clear为同步清除，低电平有效。 ⑶ Load为同步预置，低电平有效。 ⑷ D、C、B、A为数据预置端，D为最高位。 ⑸ QD、QC、QB、QA为计数输出，QD为最高位。 ⑹ Carry为进位输出，高电平有效，其宽度与QA
相等。
⑺ Enable T和Enable P为高时，允许计数， Enable T为低时，禁止Carry输出。
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