发布时间 : 星期六 文章TTL集成逻辑门的逻辑功能与参数测试更新完毕开始阅读
实验四 计数器及其应用（设计性）
一、实验目的
1．学习集成触发器构成计数器的方法。
2．掌握中规模集成计数器的使用方法及功能侧试方法。 3．用集成电路计数器构成1／N分频器。
二、实验预习要求
1．复习计数器电路工作原理。
2．预习中规模集成电路计数器74LS192的逻辑功能及使用方法。 3．复习实现任意进制计数的方法。
三、实验原理
计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发 、器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器：根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。本实验主要研究中规模十进制计数器74LS192的功能及应用。
1. 74LS192的主要原理
（1）74LS192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其逻辑符号及引脚排列如图4-1所示。
图4—1 74LS192逻辑符号及引脚排列
图中：CPU—加计数端 CPD一减计数端 /LD一置数端 CR一清零端 /CO一非
9
同步进位输出端/BO一非同步借位输出端 D0、 D1、D2、 D3一数据输入端 Q0、 Q1、Q2、Q3一数据输出端74LS192功能如下表4—1：
输 入 CR 1 0 0 0 /LD X 0 1 1 CPu X X ↑ 1 CPD X X 1 ↑ D3 X d X X D2 X c X X D1 X b X X D0 X a X X Q3 0 d 输 出 Q2 0 c Q1 0 b Q0 0 a 加计数 减计数 74LS192、减计数的状态转换表如下表3—2：
加法计数（进位）
输入脉冲数 输 出 Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 减法计数（借位） 2．计数器的级联使用
一个十进制计数器只能表示。0一9十个数，为扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，所以可以选用其进位（或借位）输出信号驱动下一级计器。图4一2是由74LS192利用其进位输出／C0控制高一位的CPu端构成的加计数级联图。可以实现10＊10＝100进制（“00”一“99”）的计数；如果要构成减计数电路，则利用其借位输出／B0麟组高位的CPD端，实现（“99”一“00”）的减法计数，如果计数初始值为00—99其中一个数，则必须先在输入端D3—D0预置所要开始计数的初始值，令／LD＝0，将此初始值预置完成，此后重新置／LD=1。
10
图4-2加计数级联图
3．任意进制计数的实现 （1）复位法获得任意进制计数器
假设已有N进制计数器，而需要得到一个M进制计数器时，只要M 图4-3采用复位法构成的5进制加法计数器 图4-4采用复位法构成的60进制加法计数 （2）利用预置功能获得任意进制计数器 图4-5是一个用两片74LS192级联构成的特殊12进制加法计数器电路。在数字钟里，对时位的计数序列是1，2，3,?11，12；是12进制，而且没有0。即从1开始计数、显示到12为止，当计数到13时，通过与非门产生一个复位信号，使74LS192 (2)[时的十位]直接置成0000,而74LS192（1）〔时的个位〕直接置成0001,从而实现了1-12计数。 11 图4—5 采用预置法构成的特殊12进制加法计数器 四、实验仪器设备 1. TH-SZ型数字电路实验箱 2.两片74LS192 一片74LS00 五、实验内容 1．74LS192逻辑功能测试 74LS192的16脚接VCC=+5V，8脚接地，计数脉冲CPu和CPD由单次脉冲源提供，置数端（/LD）、数据输入端（D3—D0）分别接逻辑开关，输出端（Q3—Q0）接译码显示输入的相应孔A、B、C、D，同时接至逻辑电平LED显示插孔，/C0和/B0接逻辑电平LED显示插孔。按表4—1逐项测试，判断该集成块的功能是否正常。 表3-1逐项测试，判断该集成块的功能是否正常， （1）清零（CR） 令CR=1，其它输入端状态为任意态，，记录Q3Q2Q1Q0的状态和译码显示的数值。之后，置CR=0。 （2）置数（/CD） 当CR=0, /LD=0，CPu、CPD任意态时，74LS192处子置数状态。D3D2DlD0任给一组数据，输出Q3Q2QlQ0与D3D2DlD0数据相同，若:D3D2DlD0=G011,记录Q3Q2QIQ0的状态和译码显示的数值。 （3）加法计数 令CR=0，／LD=1，CPD=1, CPu接单次脉冲源。在清零后送入10个单次脉冲，观察输出状态变化是否 发华在CPu的上升沿。记录译码依次显示数字的情况。 （4）减法计数 令CR=0，／LD=1，CPu=l，CPD 接单次脉冲源。在清零后送入10个单次脉冲，观察输出状态变化是否发生在CPD 的上升沿。记录译码依次显示数字的情况。 2.任意进制的实现 （1）用复位法获得9洲和78洲加法计数器，分别画出电路图，并连线验证其功能（可以参照图4-3和图4-4）。74LS192的16脚接VCC=+5V, 8脚接地；CPD =1, /LD=1，Q3—Q0接译码显示输入的相应插孔A, B, C、D。 （2）用预置法获得30进制（从1开始计数）加法计数器，画出电路图，并连线验证其功能可以参照图4-5)74LS192的16脚接VCC=+5V，8脚接地；CPD =1，/LD=1, Q3—Q0 12 接译码显示输入的相应插孔A、B、C、D。 六、思考题 将两位十进制加法计数器改为两位十进制减法计数器，实现由99一00递减计数。 13