发布时间 : 星期日 文章多路彩灯控制器课程设计FPGA CPLD更新完毕开始阅读
太原理工大学现代科技学院 课程设计
专业班级 学号 姓名 成绩
多路彩灯控制器
一、实验目的
1．通过实验初步了解EDA的作用。 2．.熟悉ISdesign EXPERT System软件的使用方法,使自己能更加熟练的操作. 增强自己实际动手能力,独立解决问题的能力.
二、实验仪器
计算机，EDA试验箱，ISdesign EXPERT System软件，下载线。
三、设计要求
设计一个彩灯控制器，使彩灯（LED管）能连续发出6种以上不同的显示型式；具有六种花型循环变化，整个系统共有3个输入信号；控制彩灯节奏快慢的基准时钟信号CLK-IN，系统清零信号CLK，彩灯节奏快慢选择开关CHOSE_KEY;共有16个输出信号LED[15，0]分别用于控制十六路彩灯。
四、设计方案
我们用VHDL语言设计了一个十六路彩灯控制器,六种花型循环变化,有清零开关,并且可以选择快慢两种节拍。工作原理:整个系统共有三个输入信号CP、S和K,十六路输出信号。时钟信号CP由外部输入到节拍发生器,节拍选择信号S先输入到控制器,再由控制器输出选择控制信号Y到节拍发生器,随时控制快慢节拍的转换。节拍发生器产生的节拍信号分别输出到控制器、编码电路和驱动电路。编码电路输出反馈信号给控制器,控制器输出信号控制编码电路的各个子模块交替工作,产生六种花型,再由驱动电路将信号输出到彩灯。K为清零信号,由外部输入到控制器,K=0时,系统回到等待状态,彩灯全灭;K=1时,系统工作。 结构框图如图8-5所示。
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五、源程序
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity caideng is port( clk: in std_logic; clr: in std_logic; led: out std_logic_vector( 7 downto 0)); end caideng; architecture Behave of caideng is
signal cnt: std_logic_vector( 3 downto 0); 太原理工大学现代科技学院 课程设计
begin process(clr,clk) begin if clr='0' then cnt<=\ elsif clk'event and clk='1' then cnt<=cnt+1; end if; end process; process(cnt) begin case cnt is when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ 太原理工大学现代科技学院 课程设计
when others => led<=\end case; end process; end Behave;
六、仿真图 1、综合图
2、波形图