发布时间 : 星期四 文章格力电器笔试题更新完毕开始阅读
格力电器招聘流程 简历筛选—笔试—第一面—第二面—第三面—录取 综合测试卷+电子类专业题
综合测试卷，先是88道性格测试，然后是几个题 1.谈谈最近关注的热点，和自己的看法，至少5个 2.3个优点，3个缺点，举例 3.手上笔的作用，越多越好 4.理科是撰写人力资源部的通知
5.画一幅画描述自己求职中的心情，简单文字说明
6.是否愿意接受一个半月的基层锻炼安排，说出自己的看法，200字以上
情况调查，求职意向，是否接受调剂，班级排名，目前有无挂科，是否独子，父母职业等
电子类专业题
主要是电力电子+硬件电路知识
题型分布是：选择15题+填空5题+综合题10题，综合题70分 填空题
1.220V交流到-36V直流稳定输出需要哪四个步骤 （变压 整流 滤波 稳压） 2.单片机最小系统三个组成部分 （复位电路，时钟电路，电源电路） 3.三极管三个区 （发射区，集电区，基区）
4.锁相环三部分 （鉴幅器、环路滤波器、压控振荡器） 5.晶闸管导通的两个条件
当晶闸管的阳极为正电压，阴极为负电压，同时控制极有高于阴极一定的电压，（对中小型管子约1-4伏）时晶闸管会导通。（晶闸管导通后，控制极就不起作用，要让晶闸管截止，可以把阳极电压降低到等于阴极电压或比阴极电压更负；也可以把流过晶闸管的电流减到小于该管的维持电流In 。） 综合题
1.dsp编程，定义一个16位无符号变量flag，用C语言编程，给bit3置位和清零 2.标准MAX宏 #define MAX（A，B） （(A)>(B))?(A):(B)) 3.队列和栈的区别
栈必须按\后进先出\的规则进行操作，而队列一般是按\先进先出\的规则进行操作 4.static的作用，至少2个
申请静态变量用的，用该标识符申请的变量初始值只被赋值一次，而且在程序结束前，变量都不被释放。
如：for(int i=0;i<10;i++){static int a=0;a++;} 做完循环a的值为10； 5.TI2000系列常用外设，至少4个
6.计算，T1PR的初始设定
7.什么是冒险竞争现象，如何消除
门电路的两个输入同时向相反的逻辑状态转换（即一个从0变为1，另一个从一变为0），称为竞争；由于竞争而在输出端可能产生尖峰脉冲的现象称为冒险。信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定
的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为\毛刺\。如果一个组合逻辑电路中有\毛刺\出现，就说明该电路存在\冒险\。用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。
8.什么是“线与”，硬件实现的话，需要满足什么要求
将几个OC门结构与非门输出并联,当每个OC门输出为高电平时，总输出才为高，这种连接方式称为线与。
9.常见电平标准，TTL电平和CMOS电平的接口能否直接连接，为什么 TTL,cmos，不能直连
LVDS:LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。
ECL：（EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路
CML: CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。
10.画buck,boost,buck-boost拓扑和推导输出输入电压关系，15分
竞争与冒险：门电路的两个输入同时向相反的逻辑状态转换（即一个从0变为1，另一个从一变为0），称为竞争；由于竞争而在输出端可能产生尖峰脉冲的现象称为冒险。信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高
低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为\毛刺\。如果一个组合逻辑电路中有\毛刺\出现，就说明该电路存在\冒险\。用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。
什么是线与逻辑
在一个结点(线)上, 连接一个上拉电阻到电源 VCC 或 VDD 和 n 个 NPN 或 NMOS 晶体管的集电极 C 或漏极 D, 这些晶体管的发射极 E 或源极 S 都接到地线上, 只要有一个晶体管饱和, 这个结点(线)就被拉到地线电平上. 因为这些晶体管的基极注入电流(NPN)或栅极加上高电平(NMOS), 晶体管就会饱和, 所以这些基极或栅极对这个结点(线)的关系是或非 NOR 逻辑. 如果这个结点后面加一个反相器, 就是或 OR 逻辑. 如果用下拉电阻和 PNP 或 PMOS 管就可以构成与非 NAND 逻辑, 或用负逻辑关系转换与/或逻辑. 这些晶体管常常是一些逻辑电路的集电极开路 OC 或源极开路 OD 输出端. 这种逻辑通常称为线与/线或逻辑, 当你看到一些芯片的 OC 或 OD 输出端连在一起, 而有一个上拉电阻时, 这就是线或/线与了, 但有时上拉电阻做在芯片的输入端内. 顺便提示如果不是 OC 或 OD 芯片的输出端是不可以连在一起的, 总线 BUS 上的双向输出端连在一起是有管理的, 同时只能有一个作输出, 而其他是高阻态只能输入。