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课程设计
集成电路设计基础
课程设计报告 班 级： 姓 名： 学 号： 成 绩：
电子与信息工程学院
电子科学系
CMOS二输入与非门的设计
一、概要
随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。
集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本论文讲的是数字集成电路版图设计的基本知识。然而在数字集成电路中CMOS与非门的制作是非常重要的。
二、CMOS二输入与非门的设计准备工作
1.CMOS二输入与非门的基本构成电路
使用S-Edit绘制的CMOS与非门电路如图1。
图1 基本的CMOS二输入与非门电路
2.计算相关参数
所谓与非门的等效反相器设计，实际上就是根据晶体管的串并联关系，再根据等效反相器中的相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方法。具体方法是：将与非门中的VT3和VT4的串联结构等效为反相器中的NMOS晶体管，将并联的VT1、VT2等效PMOS的宽长比(W/L)n和(W/L)p以后，考虑到VT3和VT4是串联结构，为保持下降时间不变，VT3和VT4的等线电阻必须减小为一半，即他们的宽长比必须为反相器中的NMOS的宽长比增加一倍，由此得到(W/L)VT3,VT4=2(W/L)N。
因为考虑到二输入与非门的输入端INA和INB只要有一个为低电平，与非门输出就为高电平的实际情况，为保证在这种情况下仍能获得所需的上升时间，要求VT1和VT2的宽长比与反相其中的PMOS相同，即(W/L)VT1,VT2=(W/L)P。至此，根据得到的等效反向器的晶体管尺寸，就可以直接获得与非门中各晶体管的尺寸。
如下图所示为tPHL和tPLH，分别为从高到低和从低到高的传输延时，通过反相器的输入和输出电压波形如图所示。给其一个阶跃输入，并在电压值50%这一点测量传输延迟时间，为了使延迟时间的计算简单，假设反相器可以等效成一个有效的导通电阻Reff，所驱动的负载电容是CL。
图2 反相器尺寸确定中的简单时序模型
对于上升和下降的情况，50%的电都发生在：
??0.69ReffCL
这两个Reff的值分别定义成上拉和下拉情况的平均导通电阻。如果测量tPHL和tPLH，可以提取相等的导通电阻。
由于不知道确定的tPHL和tPLH，所以与非门中的NMOS宽长比取L-Edit软件中设计规则文件MOSIS/ORBIT 2.0U SCNA Design Rules的最小宽长比及最小长度值。
3.分析电路性质
根据数字电路知识可得二输入与非门输出F?AB。使用W-Edit对电路进行仿真后得到的结果如图4和图5所示。
图3 图4 基本的CMOS二输入与非门仿真结果（inA是inB相位提前100ns波形）
可以看到，仿真结果与理论基本符合。
三、使用L-Edit绘制基本CMOS二输入与非门版图
在设计中采用Tanner Pro 软件中的L-Edit组件设计CMOS二输入与非门的版图，进而掌握L-Edit的基本功能和使用方法。
操作流程如下：进入L-Edit—>建立新文件—>环境设定—>编辑组件—>绘制多种图层形状—>设计规则检查—>修改对象—>设计规则检查—>电路转化—>电路仿真。
1.CMOS二输入与非门设计的规则与布局布线
使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。设计的规则应考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、