发布时间 : 星期一 文章dxp设计技巧实例笔记（包含蛇形走线） - 图文更新完毕开始阅读
81) 分层式结构（复杂的图用这种）：网络识别范围-自动，如下图
82) 平行式结构（各图之间用PORT连接）：网络识别范围-自动，top-sheet可以去掉，如
下图
83) 平行式结构（各图之间用net labels连接）：网络识别范围-自动，top-sheet可以去掉，
如下图，用于简单的原理图。
84) 平行式结构（各图之间用net labels和port连接）：网络识别范围-设置为global（netlabels
and ports global），top-sheet可以去掉，如下图，
85) 几张图合成一组（某部分电路一张图画不下时）：使用off-sheet connector，如下图
86) 更新原理图中的器件，与原理图库同步：tools-》update from libraries。在原理图库中
右击元件，update schematic sheets也行。更新一种器件：选中所有该种器件，改库文件名，改Design Item ID。
87) 将原理图库中的元件复制一个：点要复制的元件，tools-》copy component。 88) 原理图缺省参数设置：tools-》schematic preferences。
89) 将原理图中的一个新器件添加到原理图库：将原库压缩保存，重新生成原理图库，在
新库中选择该器件，tools-》copy component，到原库。然后关掉新库，不保存就行了。 90) 一组线批量延长：全部或部分选中，然后延长一根线，其他线也跟着延长了。 91) 原理图与PCB完全一致：工艺孔指拼板的邮票孔等。
蛇形走线功能
当CPU主频超过200M之后需要考虑阻抗匹配及走线导致的信号延时。在AD6.6以前没有蛇形走线功能，升级到AD6.7之后才有。据说protell 99se也有该功能，没有验证。 步骤如下： 1）、先将网络按类区别，这样在找时方便很多，比如将所有数据总线归入DATA_BUS_CLASS,地址总线归入ADDR_BUS_CLASS等 2）、将所有网络布线完成 3）、对某类需要等长的网络，以最长的布线为目标（比如记住地址线中A0为最长）。 4）、按快捷键T,R,鼠标变成十字状 5）、选中某个需要走蛇形布线的线（注意鼠标左键点击的该点就是蛇形走线的起点,并且确保所选为短的线），比如选择地址线A1，按TAB键跳出INTERACTIVE LENGTH TUNNING 属性表，选择FROM NET，选中ADDR_BUS_CLASS中的A0（最长的），以它为等长目标，此时也可以看到其他走线的总长度。在PATTERN中选择需要的模式，选择最大振幅MAX AMP 为20mil,点击OK 6）、将鼠标沿刚才左键在A1线中选中的点沿两边移动都可以走出漂亮的蛇形走线。通过该蛇形走线，实现了与目标走线等长。
92) 在画接地铜层时，除了在顶层及底层画线并连接到地网络且两层间使用大量焊盘相连
外，还需要在顶层阻焊层和底层阻焊层绘制一条相同大小的线，这样印制板做好后会有表面与机箱可靠接触的线条。
93) 两层板子铜厚可以设成70um,但四层板子内层厚度一般为35um,做不到70um.
94) 使用SHIFT+F快捷键，会跳出Find Similar Objects工具，很有用。选中网络表，其后
选项选择Same,勾上Select Matching和Run Inspector可以批量选中指定网络，实现批量修改功能。
95) 顶层与底层敷銅一般采用网格敷銅，有两个好处：一是方便生产，在通过波峰焊或锡
炉时不易起气泡，二是从散热的角度说，网格敷銅（它降低了铜的受热面）又起到了一定的电磁屏蔽的作用，可以对外来干扰或电流的趋肤效应进行内部环流分流，网格是使由交错方向的走线组成的，我们知道对于电路来说，走线的宽度对于电路板的工作频率是有其相应的“电长度“的（实际尺寸除以工作频率对应的数字频率可得，具体可见相关书籍），当工作频率不是很高的时候，或许网格线的作用不是很明显，一旦电长度和工作频率匹配时，就非常糟糕了，你会发现电路根本就不能正常工作，到处都在发射干扰系统工作的信号；但也有个缺点：就是阻抗变大，使得带负载时电压降低较多。所以一般顶层与底层一般采用网格敷銅，而中间层采用实心敷銅，类似于电源层一样。copper thickness就是用来设置每一层的敷铜厚度的，默认值是0.03556mm，也就是1盎司，core是设置基板厚度的，如果是多层板还会有Prepreg，默认基板厚度是0.32004mm
96) LVC系列逻辑芯片可以容忍5V输入；HCT系列逻辑芯片则可以接受3.3V输入（大于2V
即认为是高电平）; 97)