发布时间 : 星期三 文章数字电路设计实验报告更新完毕开始阅读
实验二
实验名称：加法器设计 实验目的：
(1)复习加法器的分类及工作原理。 (2)掌握图形法设计半加器的方法。 (3)掌握元件例化法设计全加器的方法。
(4)掌握用元件例化法设计多位加法器的方法。
(5)掌握用Verilog HDL语言设计多位加法器的方法。 (6)学习运用波形仿真验证程序的正确性。 (7)学习定时分析工具的使用方法。 设计原理图或实验原程序： ·半加器原理图
·全加器原理图
·四位串行进位全加器Verilog HDL语言
·全加器功能仿真波形图
主要实验步骤：
(1)用图形法设计半加器，仿真设计结果。
(2)用元件例化的方法设计全加器，仿真设计结果。
(3)用元件例化的方法设计一个 4位二进制加法器，仿真设计结果，定时分析进行。 (4)用Verilog HDL语言设计一个4位二进制加法器, 仿真设计结果, 定时分析进行。 (5)分别下载用上述两种方法设计的4位加法器，并进行在线测试。 分析和小结：
(1)在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。
(2)请比较分析用元件例化法与语言进行设计的4位加法器的定时分析结果。 答：元件例化法效率高，而语言的移植性好。
实验三
实验名称：译码器设计 实验目的：
（1） 复习二进制译码器的构成及工作原理。
（2） 掌握Verilog HDL语言设计二进制译码器的方法。 （3） 掌握用图形法设计优先编码的方法。
（4） 掌握Verilog HDL语言设计优先译码器的方法。 （5） 进一步学习运用波形仿真验证程序的真确性。 设计原理图或实验原程序：
·3线—8线译码器Verilog HDL语言
·七段数码显示译码器程序