发布时间 : 星期一 文章一位全加器版图设计与模拟更新完毕开始阅读
西北工业大学明德学院本科毕业设计论文
图4-12一位全加器原理图
图4-13 一位全加器版图
由原理图可看出上半部分由2个异或门构成，下半部分由3个两输入与非门构成。Ai Bi为其中一异或门的输入，同时也是下端一与非门的输入。前一异或门的输出与Ci-1同为第二个异或门的输入，输出为Si。同时前面异或门的输出与Ci-1同为下侧一与非门输入，两个与非门的输出同为最后一与非门的输入，输出为Ci。由此完成一位全加器版图绘制。
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4.5一位全加器版图仿真
4.5.1转化成T-Spice文件
点击菜单按钮EXT，输出.spc文件（该文件自动保存在一位全加器版图设计文件的目录下）
图5-12版图转化为T-spice文件
点击Run，到版图设计文件的目录下打开该文件。如下图所示：
图4-13 T-spice版图设计文件
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4.5.2添加仿真命令
设定VDD的电压值为5.0v，在T-Spice 中选择Edit---Insert Command 命令设定，source name设为vvdd单击Insert Command 按钮，则会出现“vvdd VDD GND 5.0”文字。
设定Ai的输入信号：为了了解电路的正确性，需要观察输入与输出的波形变化，添加仿真激励出现va Ai GND PULSE (0 5 50n 0n 0n 75n 150n)字样。数字分别表示低电平、高电平、延迟、上升时间、下降时间、持续时间、周期。
设定Bi输入信号： vb Bi GND BIT ({0011} lt=50n ht=50n on=5 off=0 rt=0n ft=0n)字样。
设定Ci输入信号： vci Ci GND PWL (0ns 0v 200ns 0v 205ns 5v 400ns 5v)。 分析设定：.tran 1n 400n。
输出设定： print tran v(Ai) v(Bi) v(Ci) v(Si) v(Ci-1)。
图4-14 添加仿真数据后的T-spice文件
4.5.3.得仿真波形
点击菜单按钮
，得到仿真波形。
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图4-15一位全加器仿真波形
在输入Ai Bi Ci-1为0 0 0时，输出Si Ci输出为0 0 在输入Ai Bi Ci-1为1 0 0时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为0 0 1时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为0 1 0时，输出Si Ci输出为1 0 在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为0 1 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为1 0 1时，输出Si Ci输出为0 1 在输入Ai Bi Ci-1为1 1 1时，输出Si Ci输出为1 1
图4-15中由上到下波形依次为Ci-1 Si Ci Bi Ai与之前真值表进行对比证明仿真正确，本次版图设计成功。
4.6 本章小结
本章首先对原理图中的基本器件进行编辑绘制，得到PMOS、NMOS版图。在通过对PMOS、NMOS版图进行合并级联得到异或门和两输入与非门版图。同时在为了缩小版图面积完善版图时又介绍了版图的源漏共享原理，最后得到优化后的版图合并得到最终一位全加器版图。第五节将版图转化成为T-spice文件，添加仿真命令得到输出的仿真波形。将波形与真值表进行比较分析，证明仿真正确。
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