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哈尔滨工业大学（威海）本科毕业设计（论文） Uo??1R2Ui (3-1)
j?CR2?1R1其截止频率为1/R2C。由于滤波器的输入信号为原频率为1MHz方波的半波整流信号，因此谐波分量大于1MHz。选取C=1uF，R2=10Ω。滤波效果如图3-12所示，波形极不理想。
UoACR1R2C
图3-11一阶有源低通滤波器原理图
图3-12 一阶低通滤波器仿真图
图3-13所示为同相放大器组成的峰值检波电路。该电路工作原理为：当输入电压大于保持电容C两端电压时，VD2导通、VD1截止，电路进入采样周期，输出输入等电压。当输入电压下降时，前级运放输出为负，VD1导通、VD2截止，电路进入保持状态，输出电压值为输入电压值与二极管压降之差。仿真效果图如图3-14所示。输出信号近似为直流，但跟踪时间过长，大约300us才能稳定。
VD2ACCVD1RUo
图3-13峰值检波电路原理图
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哈尔滨工业大学（威海）本科毕业设计（论文）
图3-14峰值检波电路仿真图
C1R1ACR2UoC2R
图3-15压控电压源低通滤波器电路图
图3-16压控电压源低通滤波器仿真图
图3-15所示为压控电压源低通滤波器电路原理图。其中R1、R2、C1、C2
共同决定滤波器的截止频率。公式如下：
?0?1 (3-2)
R1R2C1C2考虑到输入信号为半波整流信号，为滤除高频分量，并同时使输出信号有较短的上升时间，取R1=10Ω、R2=10Ω、C1=22pF、C2=5nF，仿真效果如图3-16所示。输出信号上升时间约为10us，稳定后近似为直流信号。上升时间短，纹波小，满足设计需要。
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哈尔滨工业大学（威海）本科毕业设计（论文） 压控电压源滤波器输出上升时间短，纹波小，满足设计需要。因此选择该滤波器为本设计方案。
综合整流、滤波方案，信号调理电路模块电路图如图3-15所示。 3. 误差分析
由仿真电路图可以看出，滤波器最终输出信号存在小纹波，它的存在会导致测量结果不稳定。为消除这一干扰，设计中采用了跨周期多次采样求均值的方法。
纹波干扰为与分频器发射信号同频的正弦波，下面以1MHz信号、测量发射电压为例，讲述软件消纹波过程。
由于A/D转换器的采样周期为484us，恰为发射信号的整周期，采用跨周期8次采样求均值的方法，每次采样间隔比上次间隔延时1/8us。即第一次采样后，经484+1/8us进行第二次采样；第二次采样后，再经484+2/8us；依次类推。8次采样完毕后，恰好对纹波信号上的8个不同幅度点全部进行了采样，等价于对纹波单周期进行了8次等间隔采样，平均值后纹波电压相互抵消，效果自然消除。
3.3本章小结
本节在分析了超声波换能器主要性能指标的基础上，分析确定了测试系统的组成。介绍了FPGA芯片的结构以及各模块的作用。阐述了设计超声波换能器测试系统的整体设计方案，介绍了各部分的硬件电路设计。尤其对信号调理电路进行了详细的方案论证与误差分析。
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哈尔滨工业大学（威海）本科毕业设计（论文） 第4章 FPGA控制模块设计
本章将以FPGA芯片为核心，讲述整个测试系统的控制流程。
4.1基于FPGA的小步距分频器
分频器是整个测试系统不可或缺的重要组成部分。分频器所发出信号的精度与稳定性直接影响到整个测试体统的性能指标。在此，利用DDS[25]技术，构建基于FPGA的小步距分频器。
4.1.1 DDS的结构和工作原理
DDS的原理框图如图4-1所示。由基准时钟、相位累加器、波形存储器、D/A转换器、低通滤波器组成。相位累加器在基准时钟的控制下对频率控制字K进行累加，累加得到的值作为地址码对波性存储器内存储的幅度值进行查询，波性存储器的输出经数模转换后变为阶梯波，再经滤波器平滑处理后变成连续变化的所需频率的波形。
相位累加器波形存储器D/A转换器低通滤波器fout基准时钟fclk
相位地址码图4-1 DDS原理框图
频率控制字相位累加器基准时钟fclk 图4-2 相位累加器原理框图
如图4-2所示，N位相位累加器对送到其的输入端的频率控制字进行累加，累加频率由基准时钟脉冲控制。即每个基准时钟周期，相位累加器对频率控制字累加一次。
N位相位累加器计满后即会溢出，溢出后重新开始对频率控制字进行累
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