发布时间 : 星期六 文章第3部分-计算机程序员（FPGA嵌入式应用） - 3级 - 理论知识复习题练习OO更新完毕开始阅读
endmodule
则移位寄存器的移位方向是（ A ）。
A. 左移 B. 右移 C. 不确定 D.
未移动
119. 下列关于基于仿真的验证说法错误的是（ C ）。
A.
基于仿真的验证方法在ASIC工业中被广泛应用。 B.
基于仿真的验证的目的是来检验RTL模型与门级网表之间在功能上仿真是否相一致。 C.
RTL模型与逻辑门级模型不可同时进行仿真。 D.
电路的RTL模型与门级模型之间存在一些仿真不一致的潜在诱因。
120. 下列原因中不导致电路的RTL模型与门级模型之间仿
真不一致的是（ D ）。
A.
电路的门级模型使用的是标准单元，存在工艺传播延时，而RTL模型中则不存在延迟。 B.
在时序状态机中，建模方法中存在软竞争条件。 C. 带有锁存器的电路的建模方法。 D.
RTL模型与门级模型不可以同时进行仿真。
121. 下列关于形式化验证的说法错误的是（ A ）。
A. 形式化验证需要测试平台和测试矢量。 B.
形式化验证在理论上可以对设计进行覆盖率100%的快速验证。 C.
形式化验证方法有：理论证明技术、形式模型检查、形式相等性检查。 D.
目前常用的形式验证方法是相等性检查和属性检查。
122. 下列关于形式化验证的说法错误的是（ C ）。
A.
形式化验证基于分析技术，来证明系统的实现满足它的规范要求。 B.
形式化验证的应用场合比较广泛，现正逐步应用在硬件的验证中。 C.
在形式化验证中，对有的输入，设计的行为可以和规范要求不一致。 D.
形式化验证中，根据证明过程不同提出了不同的形式技术，如二进制决策图和可满足性方法等。
123. 下面语句中，信号a会被综合成的是（ B ）。
reg [5:0] a;
always @(posedge clk) if (ss>10)
a <= 20; else if (ss > 15) a <= 30;
A. 寄存器 B. 锁存器 C. 连线资源 D.
其他
124. 程序段1：
parameter d=50; reg[7:0] r; begin #d r = ' h35; #d r = ' hE2; #d r = ' h00; #d r = ' hF7;
#d ->end_wave; //触发事件 end_wave end 程序段2： reg[7:0] r; fork
#50 r = ' h35; #100 r = ' hE2; #150 r = ' h00; #200 r = ' hF7;
#250 ->end_wave; //触发事件 end_wave Join
这两个程序段的作用和产生的波形是（ A ）。
A. 完全一样 B. 完全不一样 C. 不完全一样 D.
无法判断
125. 下列语句产生的时钟周期为10个时间单位的是
（ A ）??????。
A. （A）always #5 clk = ~clk; B. （B）always 5 clk = ~clk; C. （C）always #10 clk = ~clk; D.
（D）always 10 clk = ~clk;
126. 关于Verilog HDL语言中并行块的下列说法，错误的是
（ A ）。
A.
延迟时间是用来给判断语句提供执行时序的。 B.
块内语句是同时执行的，即程序流程控制一进入到该并行块，块内语句则开始同时并行地执行。 C.
块内每条语句的延迟时间是相对于程序流程控制进入到块内的仿真时间的。 D.
当按时间时序排序在最后面的语句执行完后，或一个disable语句执行时，程序流程控制跳出该程序块。
127. 下列关于后综合定时验证的说法错误的是（ C ）。
A.
定时验证利用器件的模型和电路互连关系来分析电路的时序，判断在实际设计中是否能达到硬件定时约束条件和输入输出定时特性的要求。
B. 定时验证必须考虑到逻辑门的传播延时，门之间的互连，时钟的不对称，输入输出定时裕度和器件约束条件。
C. 静态定时分析和动态定时分析在处理冒险和运行所需的资源上完全相同。
D. 动态定时分析不能分析一百万以上个门的电路。
128. 下列关于静态定时分析和动态定时分析的说法错误的
是（ A ）。
A.
动态定时分析可以分析一百万以上个门的电路，而静态定时分析则不同，它受激励模块的限制，应用范围较小。 B.
动态定时分析和静态定时分析在处理冒险和运行所需的资源上有所不同。 C.
动态定时分析需要测试向量，而静态定时分析则不需要测试向量。 D.
动态定时分析内存使用量大，静态定时分析内存使用量较小。
129. 现有一款FPGA，其可运行的最大时钟频率为50MHZ，
则下列周期的时钟源可用的是（ A ）。
A. 时钟源一，周期为0.03us B. 时钟源二，周期为0.02ns C. 时钟源三，周期为0.2ns D.
时钟源四，周期为0.1ns
130. 过程语句“$period( posedge clk_a,25);”，如果clk_a的
周期为30个时间单位，则任务$period能否检测到定时违反行为（ A ）。
A. 不能 B. 能 C. 不确定
D.
任务用法错误，无法调用
131. 下列关于Verilog HDL定时验证中时钟建立时间说法错
误的是（ D ）。
A.
如果在时钟边沿前后输入端的数据不能
在足够的时间内保持稳定，则边沿触发的触发器就不能正常工作。 B.
建立时间是存储单元工作的逻辑级约束条件。 C.
如果违反了存储单元的建立时间约束，存储单元的不确定行为将导致系统错误。 D.
实际电路中，在触发器的时钟有效沿之前，对数据稳定性无要求。
132. 检测违反器件设备建立时间的系统任务是：
$setup(data_event, reference_event, limit),则下列说法错误的是（ A ）。
A.
当data_event发生在reference_event相关的制定时间limit外时，违反建立时间的行为就会发生。 B.
违反建立时间的原因是由于通路的延时相对于时钟周期比较长的缘故。 C.
为了消除违反建立时间行为的发生，需要将后到达的数据所引起的延时缩减，或者必须延长时钟周期。 D.
在实际电路中，在触发器的时钟有效沿之前，数据必须保持稳定。
133. 下列关于Verilog HDL中定时验证的时钟保持时间说法
错误的是（ B ）。
A.
为了使触发器能正确工作，触发器输入端的数据必须在时钟有效沿之后足够长的时间内保持稳定。 B.
如果触发器的数据通道过短，即在通路起始端的触发器输出端的数据变化传播到通路末端的触发器输入端的速度太慢，将导致违反保持时间约束的情况发生。 C.
通过组合逻辑的短通路将由综合工具自动延长，可以减缓传播速度并达到定时要求。 D.
设计中最理想的情况是信号在通路中的
传播既不快也不慢，不必要的快速通路浪费硅片面积。
134. 检测违反器件设备保持时间的系统任务是：
$hold( reference_event, data_event, limit)，则下列说法错误的是（ D）。
A.
当data_event在与reference_event相关的制定时间limit内发生时，将会发生违反保持时间的行为。
B.
语句“$hold( posedge sys_clk, sig, 5)”，如果在sys_clk信号上升沿后的5个时间单位内，sig信号发生了变化，则任务会报告违反定时的行为。
C. 在时钟有效沿之后的保持时间间隔内，触发器的数据必须保持稳定。
D. 设计中最理想的情况是信号在通路中的传播速度越快越好。
135. 下列关于Verilog HDL中定时验证的时钟输出延时说法
错误的是（ C ）。
A.
时钟输出延时是指从时钟定义点到不同触发器时钟引脚的延时差。
B. 在布局布线阶段通常会指定少许的时钟输出延时，保证电路健壮性。 C. 时钟输出延时是由于触发器的时钟路径相同造成的。
D. 在系统性能中时钟输出延时是一重要问题。
136. 检测违反器件设备时钟输出延时的系统任务是：
$skew( reference_event, data_event, limit)，则下列说法错误的是（ C ）。
A.
如果reference_event和data_event之间的间隔比limit大，则工具将报告违反信号时滞的行为发生了。
B. 时钟输出延时是由不均匀时钟树和衰减的建立和保持定时裕度所引起的。
C. 语句“$skew( posedge clk1, negedge clk2, 3)”，如果clk1的上升沿和clk2的下降沿之间的间隔小于3，则任务$skew会检测到一个违反时滞条件的行为。
C.
经过时序逻辑进行传输，出现在外部引脚上时所需的时间。
由于CPLD的布线矩阵长度固定，所以引脚到引脚的延时也用来标志CPLD的速度等级。 D.
在进行时序分析时需要考虑引脚到引脚延时。
139. 在仿真过程中，下列不属于完成定时验证内置系统任
务功能的是（ B ）。
A. B. C. D.
自动显示仿真动作 检测Verilog HDL语法错误 检测违反定时行为 报告违反定时行为
D. 时钟输出延时影响系统的性能。
137. 下列关于引脚到引脚延时的说法正确的是（ A ）。
A.
引脚到引脚的延时指的是信号从输入管脚进来，经过纯组合逻辑，到达输出管脚的延时。 B.
引脚到引脚延时是指输入引脚处的信号经过时序逻辑进行传输，出现在外部引脚上时所需的时间。 C.
由于CPLD的布线矩阵长度不固定，所以引脚到引脚的延时不能用来标志CPLD的速度等级。 D.
在进行时序分析时不需要考虑引脚到引脚延时。
138. 下列关于引脚到引脚延时的说法错误的是（ B ）。
A.
引脚到引脚的延时指的是信号从输入管脚进来，经过纯组合逻辑，到达输出管脚的延时。 B.
FPGA开发工具
一、 判断题（将判断结果填入括号中。正确的填“√”，错误的填“×”）：
1. 2. 3. 4. 5. 6. 7. 8. 9.
在ISE的原理图输入模式下，可以同时使用软宏和相关布局宏。 在ISE的原理图输入模式下所使用的宏可以用于综合。 在ISE的原理图输入模式下不可以调用核生成器工具。
引脚到引脚延时是指输入引脚处的信号
140. 下列Verilog HDL定时验证内置系统任务用法错误的是
（ A ）。
A. B. C. D.
$recovery( reference_event, limit) $setup(data_event, reference_event, limit) $width( reference_event , limit) $period( reference_event, limit)
（T ）
（F ） （ F）
verilog和VHDL语言都是硬件描述语言，其中Verilog是IEEE标准。 综合时，HDL代码的行为信息会被转化为结构网表文件。 Isimulator的默认仿真时间为1us。
（ F） （ T）
（T）
DCM模块包含DLL，数字移相器和数字频率合成器三个模块。 片内块状存储器BlockRAM的配置和使用
（T）
（F ?）
使用Core Generator配置的乘加器是是不需要许可证的。 （F ）