发布时间 : 星期六 文章第3部分-计算机程序员（FPGA嵌入式应用） - 3级 - 理论知识复习题练习OO更新完毕开始阅读
A. $time可以返回一个以64位的整数来表示当前的仿真时刻值。
B. $time显示时刻不受时间尺度比例的影响。
C. 因为$time总是输出整数，所以在输出经过尺度比例变换的数字输出时，要先进行取整。
D. 仿真时刻值是以模块的仿真时间尺度为基准的。
74. 在Verilog HDL语言中，有下列程序块，则输出是（ B ）。
'time scale 10ns/1ns module test; reg set;
parameter p=1.6; initial begin
$monitor($time, ,\ #p set = 0; #p set = 1; end endmodule
A.
0 set = x
1.6 set = 0 3.2 set = 1 B.
0 set = x
2 set = 0 3 set = 1 C.
0 set = 0
1.6 set = 0 3.2 set = 1 D.
0 set = 0
2 set = 0 3 set = 1
75. 下列关于Verilog HDL语言中系统任务$finish的说法错误的是（ C ）。
A.
系统任务$finish的作用是退出仿真器，返回主操作系统，结束仿真过程。 B.
$finish可以带参数，根据参数的值输出不同的特征信息。 C.
如果$finish不带参数，默认$finish的参数为0。 D.
$finish的参数值1可以使系统输出当前仿真时刻和位置。
76.
下列关于Verilog HDL语言中系统任务$finish的说法错误的是（ D ）。
A.
$finish的作用是退出仿真器，可以带参数或者省略参数。
B. 参数0使系统不输出任何信息。 C. 参数1使系统输出当前仿真时刻和位置。 D.
参数2使系统输出当前仿真时刻，位置及cpu时间的统计。
77.
下列关于Verilog HDL语言中系统任务$stop的说法错误的是（ D ）。
A.
$stop任务的作用是把EDK工具（例如仿真器）置成暂停模式。
B.
使用此任务，在仿真环境下给出一个交互式的命令提示符，将控制权交给用户。 C. 这个任务可以带有参数表达式。 D.
任务带的参数值越大，输出的信息越少。
78.
下列关于Verilog HDL语言中系统任务$stop的说法错误的是（ B）。
A.
该任务的作用是把仿真器置成暂停模式，在仿真环境下将控制权交给用户。 B.
该任务使用是必须带有参数，否则任务调用失败。 C. 该任务根据参数值给出不同的信息。 D.
该任务带的参数值越大，输出的信息越
多。
79.
下列关于Verilog HDL语言中系统任务$readmemb和$readmemh的说法错误的是（ B ）。
A.
$readmemb和$readmemh用来从文件中读取数据到存储器中。 B. 这两个任务只能在仿真开始时刻被执行。 C.
被读取的数据文件中的数字不能包含位宽说明和格式说明。 D.
被读取的数据文件的内容只能包含：空白位置、注释行、二进制或十六进制的数字。
80.
下列关于Verilog HDL语言中系统任务$readmemb和$readmemh的说法错误的是（ A ）。
A.
对于$readmemb系统任务，每个数字必须是十六进制，对于$readmemh系统任务，每个数字必须是二进制数字。 B.
文件中的数字必须用空白位置或注释行来分隔开。 C.
数字中不定值x、高阻值z，和下划线“_”的使用方法及代表的意义与一般Verilog HDL程序中的用法及意义相同。 D.
当数据文件被读取时，每个被读取的数字都被存放到地址连续的存储器单元中去。
81.
下列关于Verilog HDL语言中系统任务$random的说法错误的是（ B ）。
A.
此系统函数提供了一个产生随机数的手段。 B.
当函数被调用时返回一个32位的无符号的整型数。 C.
利用这个系统函数可以产生随机脉冲序列或宽度随机的脉冲序列，以用于电路测试。 D.
$random一般的用法是：$ random % b , 其中b>0。
82.
Verilog HDL语句“reg[23 : 0] rand ; rand = $ random %
60;”，则产生的随机数范围是（ A ）。
A. -59~59 B. 0~59 C. -60~60 D.
0~60
83.
下列关于Verilog HDL语言中宏定义`define语句的说法错误的是（ B）。
A.
宏定义`define语句的作用是用一个指定的标识符（即名字）来代表一个字符串。 B.
一般形式为：`define 标识符（宏名） 字符串（宏内容）。 C. 宏名只能使用大写字母来表示。 D.
`define命令可以出现在模块定义里面，也可以出现在模块定义外面。
84. 下列Verilog HDL程序块，进过宏展开后，assign语句是( A )。 module test; reg a, b, c; wire out; `define aa a+b `define cc c+`aa assign out = `cc;
A. assign out = c +a+b; B. assign out = c +`aa; C. assign out = `cc; D.
assign out = c+aa;
85. 下列关于Verilog HDL语言中条件编译命令`if语句的说法错误的是（ C）。
A.
条件编译指当满足一定条件时对一组语句进行编译，而当条件不满足时则编译另一部分。 B.
当选择一个模块的不同代表部分、选择不同的时序或结构信息以及对不同的EDA工具选择不同激励时，会用到条件编译命
令。 C.
Verilog HDL程序中用到的条件编译命令有`ifdef、`else、`elseif、`endif。 D.
被忽略掉不进行编译的程序段部分也要符合Verilog HDL程序的语法规则。
86.
下列Verilog HDL语言中条件编译命令格式正确的是（ D ）。
A.
`ifdef 宏名（标识符):
程序段1 `else 程序段2 B.
`ifdef 宏名（标识符):
程序段1 `elseif 程序段2 `endif C.
`ifdef 宏名（标识符):
程序段1 `elseif 程序段2 D.
`ifdef 宏名（标识符):
程序段1
87.
下列关于Verilog HDL语言中文件包含`include语句的说法错误的是（ D ）。
A.
所谓“文件包含”处理是一个源文件可以将另外一个源文件的全部内容包含进来。B.
`include命令的一般形式为：`include “文件名”。 C.
`include命令可以出现在Verilog HDL源程序的任何地方。 D.
被包含的文件只能是绝对路径。
88.
下列关于Verilog HDL语言中文件包含`include语句的说法错误的是（ C ）。
A.
一个`include命令只能指定一个被包含的
文件，如果要包含n个文件，要用n个`include命令。
B.
可以将多个`include命令写在一行，在`include命令行，只可以出现空格和注释行。
C. 在一个被包含的文件中不能包含另一个文件，即文件包含不可以嵌套。 D. 在编译预处理时，要对`include命令进行“文件包含”预处理。
89.
下列关于Verilog HDL语言中时间尺度`timescale语句的说法错误的是（ B ）。
A.
`timescale命令用来说明跟在该命令后的模块的时间单位和时间精度。 B.
`timescale命令的格式为：`timescale<时间单位>/<时间精度>。 C.
在`timescale命令中，时间单位参量是用来定义模块中仿真时间和延迟时间的基准单位的。 D.
如果在同一个程序设计里，存在多个`timescale命令，则用最小的时间精度值来决定仿真的时间单位。
90.
Verilog HDL程序段如下，则说法错误的是（ A ）。 'time scale 10ns/1ns module test;
reg set;
parameter p=1.55; initial begin #p set = 0; #p set = 1; end endmodule
A.
`timescale命令定义了模块test的时间单位为10ns、时间精度为1ns。
B. 在模块test中，所有的时间值应为10ns的整数倍，且以1ns为时间精度。
C. 存在参数p中的延迟时间实际是15.5ns。 D.
在仿真时刻为32ns时寄存器set被赋值1。
91.
十六位的二进制超前进位加法电路如果用四位二进制超前进位加法电路来构成，共需的个数是（ C ）。
A. 2 B. 3 C. 4 D.
5
92. 由于加法器的延迟，计算的节拍（即时钟）和运算电路的延迟时间的关系是（ B ）。
A. 小于 B. 大于 C. 等于 D.
无关
93. 八位的二进制超前进位乘法电路如果用四位二进制超前进位乘法电路来构成，则共需的个数是（ A ）。
A. 2 B. 3 C. 4 D.
5
94. 利用Verlag HDL语言描述的加法器和乘法器在行为仿真时关于延时说法正确的是 （ B ）。
A. 有延时 B. 无延时
C. 不确定是否有延时 D.
无法行为仿真
95. 比较器模块如下：
module compare( x, y, xgy, xsy, xey); input [7:0] x, y; output xgy, xsy, xey; reg xgy, xsy, xey; always @(_______)
begin if (x ==y) xey=1; else xey = 0;
if(x>y) xgy = 1; else xgy= 0; ... endmodule
在空白处填的语句是（ D ）。
A. x B. y
C. x and y D.
x or y
96. 比较器模块如下：
module compare( x, y, xgy, xsy, xey); input [7:0] x, y; output xgy, xsy, xey; reg xgy, xsy, xey;
always @(x or y) begin if (x ==y) xey=1;
else xey = 0; if(x>y) xgy = 1; else xgy= 0; ... endmodule
若输出xgy为1，则输入x与y的关系是（ C ）。A. x小于y B.
x等于y