发布时间 : 星期六 文章第3部分-计算机程序员（FPGA嵌入式应用） - 3级 - 理论知识复习题练习OO更新完毕开始阅读
理论知识复习题
数字电路基础
一、 判断题（将判断结果填入括号中。正确的填“√”，错误的填“×”）：
1. 2. 3. 4. 5.
数字信号是由连续变化的模拟信号采样得到的。
（F ）
要构成5进制计数器，至少需要3个触发器，其无效状态有3个。 （T ） 十进制数（25）D转换为二进制数为（11001）B。
（ ）T
逻辑变量只有两个值，即0 和1，两者并不表示数量的大小。（ ）T
某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为4个。
（ ）F
（ ）F
（ ）F
6. 7. 8. 9. 10. 11.
逻辑代数运算与普通代数运算的运算规则相同。 无关项就是指取值一定为零的最小项。 组合逻辑电路通常由门电路组合而成。
（ ）T
组合电路的结构特点是输入信号单向传输的，电路中不含反馈回路。 （T ） 奇校验位的值是其余各数据位的异或运算。
（ ）T
由于门电路平均延迟时间的差异，使信号从输入经不同的通路传输到输出级的时间不同，这样可能导致逻辑电路的错误输出，这种现象称为竞争冒险。 （ ）T
12. 锁存器对脉冲电平敏感，在时钟脉冲的电平作用下改变状态，而触发器对脉冲边沿敏感，其状态只有在时钟脉冲的上升沿或下降沿的瞬间改变。
（ ）T
13. 14. 15.
时序逻辑电路中必须含有存储电路，因此必然含有触发器。（ ）F 同步时序电路具有统一的时钟CP控制。
（ ）T
异步时序逻辑电路没有统一的时钟脉冲，电路状态的改变必须考虑外部输入信号及对应存储器的时钟端或控制端有无信号作用。（ ）T
16. 异步时序电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。
（ ）T
（T ）
17. 18.
实现一个8进制计数器最少需要3个D触发器。
为了获得高精度的D/A转换器，不仅应选择位数较多的高分辨率的D/A转换器，而且还需要选用高稳定度的VREF和低零漂的运算放大器等器件与之配合才能达到要（ ）T
19. 模数转换过程，其中采样这一步骤必须遵循采样定律，也就是输入模拟信号的最高频率大于等于采样信号频率的两倍。 （ ）F
20. 21. 22. 23. 24.
Moore型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。 （ ）T 摩尔状态机是有限状态机，而米勒状态机不是有限状态机。
（ ）F
在状态机的编码方式中，最常用的是顺序编码和One-hot编码方（ T）
IP是指一种事先定义，经验证可以重复使用的，能完成某些功能的组块。 （ T） 用户自己编写的IP核不属于IP核的提供形式。 （T ）
25. 26. 27. 28. 29.
IP核的重用是设计人员赢得迅速上市时间的主要策略。 （ ）T
IP应具有多种工艺下的可用性，提供各种库的综合脚本，可以移植到新的技术。（T ） 规划和制定设计规范不属于IP设计的主要流程之一。 IP的验证必须是完备的，具有可重用性的。 （ T）
可再用IP是着眼于按各种再使用标准定义的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。
（T ）
（F ）
30. 31. 32.
国内IP市场相对落后的原因是IP使用公司的规模太小因而很难承受高昂的IP使用费用。 （ T） EDA技术的发展主要经过了CAD、CAE、ESDA这3个发展阶段。（F ）
电子系统级（ESL）设计主要分3步走，首先是功能设计，其次是基于应用的结构设计，最后是基于平台的结构设计。
（T ）
33. 动态验证是通过观察电路模型在外部的激励信号作用下的实时响应来判断该电路系统是否实现了预期功能。
（ ）T
34. 静态时序分析工具通过路径计算延迟的总和，并比较相对于预定义时钟的延迟，它仅关注时序间的相对关系而不是评估逻辑功能。（ T）
35. 36.
从硬件的行为描述转换到硬件电路，这种自动产生硬件电路的过程称为综合。（ T）
内建自测试的基本思想是电路自己生成测试向量，而不是要求外部施加测试向量，它依靠自身来决定所得到的测试结果是否正确。 （ T）
37. 38. 39. 40. 41. 42. 43. 44. 45. 46. 47. 48.
Design Compiler属于布局布线工具。 （ ）F
物理验证是IC设计的最后一个环节，是电路设计与工艺设计的接口。 （T ） 一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。 FPGA内的LUT本质上就是一个寄存器。
（F ）
（T ） （ ）T
在Spartan3E FPGA中，硬件乘法器最大可以支持18(bits)x18(bits)的无符号数乘法运算。 IOB的全称是输入输出块。（ ）T LVDS是单端I/O标准。（ F）
使用数控阻抗DCI可以提高信号的完整性，主要是通过消除残端反射。 在FPGA领域，DSM的全称是分布式存储器。
（ ）T
（ T）
Xilinx公司的块RAM资源的结构基本容量是18Kb. （T ）
全局时钟驱动整个FPGA的单元模块，但是相对LC，M9K，全局时钟资源很少，所以需要合理的分（T ） 数字时钟管理模块不含有延迟锁相环。
（F ）
C. D.
2.
直流电流 无线电载波
二、 单项选择题（选择一个正确的答案，将相应的字母填
入题内的括号中）： 1.
下列信号中，（ B ）是数字信号。 A. B.
交流电压 开关状态
数字电路比模拟电路抗干扰能力（B ）。 A. B.
差 强
C. 相同 D.
无法比较
3.
对83个信号编码，至少需要（ B）位二进制数。 A. 6 B. 7 C. 8 D.
9
4. 一位4位的二进制加计数器，由0000状态开始经过25个时钟周期后，此计数器状态为（B） A. 1100 B. 1000 C. 1001 D.
1010
5. 将十进制数25转换为二进制数为（ A ）。 A. ( 11001)B B. (10101) B C. (11101) B D.
(01101) B
6. 欲对全班43个同学以二进制代码编码表示，最少需要二进制码的位数是（ B ） A. 5 B. 6 C. 8 D.
43
7. 数字电路有（ B ）种电平状态。 A. 1 B. 2 C. 3 D.
4
8. 高电平用1表示，低电平用0表示，称为（ B ）逻辑。 A. 负 B. 正 C.
反
D. 无
9.
若两个逻辑函数相等，则它们必然具有唯一的（ A ）。 A. 真值表 B. 逻辑表达式 C. 电路图 D.
逻辑图形符号
10.
某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为（B ）个。 A. 4 B. 5 C. 6 D.
7
11.
逻辑代数运算中，A+A=( B) A. 2A B. A
C. A2 D.
1
12.
下列不属于逻辑代数的基本规则的是（D）。 A. 代入规则 B. 反演规则 C. 对偶规则 D.
吸收规则
13. AB+A在四变量卡诺图中有（ B）个小格是“1”。 A. 13 B. 12 C. 6 D.
5
14. 一逻辑函数的最小项之和的标准形式，它的特点是( C ) A. 项数最少 B. 每个乘积项的变量数最少 C.
每个乘积项中，每种变量或其反变量只出
现一次 D.
每个乘积项的数值最小，故名最小项
15.
组合逻辑电路通常由（ A ）组合而成。 A. 门电路 B. 触发器 C. 计数器 D.
寄存器
16. 编码器属于（ B ）逻辑电路。 A. 时序 B. 组合 C. 触发器 D.
寄存器
17. 组合逻辑电路的正确设计步骤 （A ） （1）分析设计要求
（2）进行逻辑和必要变换；得出最简逻辑表达式
（3）画逻辑图 A. (1)(2)(3) B. (2)(3)(1)
C. (3)(2)(1) D.
(1)(3)(2)
18. 在四变量卡诺图中，逻辑上不相邻的一组最小项为( D)。 A. m1 与m3 B. m4 与m6 C. m5 与m13 D.
m9 与m7
19. 半加器的进位是两个输入操作数的（ A ）逻辑运算结果。 A. 与 B. 或 C. 与非 D.
异或
20. 半加器的结果位是两个输入操作数的 （ D ） 逻辑运算。 A. 与 B. 或 C. 与非 D.
异或
21.
下列不属于消除竞争冒险的方法的是 （ A ）。 A. 增加反向驱动电路 B. 发现并消去互补变量 C. 增加乘积项
D.
输出端并联滤波电容器
22.
组合逻辑电路的竞争冒险是由于（ C ）引起的。
A. 电路不是最简 B. 电路有多个输出 C. 电路中存在延迟
D.
电路中使用不同的门电路
23.
下列触发器中，不能在cp上升沿/下降沿翻转从而克服了空翻现象的是（ D ）。 A. 边沿D触发器 B. 基本RS触发器 C. JK触发器 D.
T触发器
24. 存储8位二进制信息要（D ）个触发器 ?? A. 2 B. 4 C. 8 D.
10
25. 下列电路中，不属于时序逻辑电路的是 （ B ） A. 计数器 B. 加法器 C. 寄存器 D.
M序列信号发生器
26.
构成计数器的基本电路是（ D ） A.
与门