发布时间 : 星期三 文章《半导体集成电路》考试题目及参考答案讲解学习更新完毕开始阅读
和PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。
影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。
5.版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；
工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；
具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。
6. 在第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生MOSFET的阈值电压，使其不易开启；增加场氧生长厚度，使寄生MOSFET的阈值电压绝对值升高，不容易开启。
7. （1）增大基区宽度：由工艺决定； （2）使衬底可靠接地或电源。
第3章 集成电路中的无源元件
1. 双极性集成电路中最常用的电阻器是基区扩散电阻 MOS集成电路中常用的电阻有多晶硅电阻和用MOS管形成的电阻。 2. 反偏PN结电容和MOS电容器。
3. 基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时表面的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修正。
4. 长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一端则产生空洞，严重时甚至会断裂。
5. r(L/W)=R=1K L/W=5 I=V/R=1mA
P=(I*I*r)/(WL) 公式变形
W=6.32
注意：这里各单位间的关系，宽度是微米时，要求电流为毫安，功率的单位也要化成相应的微米单位。
第4章TTL电路
1. 名词解释
电压传输特性：指电路的输出电压VO随输入电压Vi变化而变化的性质或关系（可用曲线表示，与晶体管电压传输特性相似）。 开门/关门电平：开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)；关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。 逻辑摆幅：-输出电平的最大变化区间，VL=VOH-VOL。
过渡区宽度：输出不确定区域（非静态区域）宽度，VW=VIHmin-VILmax。
输入短路电流IIL-指电路被测输入端接地，而其它输入端开路时，流过接地输入端的电流。
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输入漏电流（拉电流，高电平输入电流，输入交叉漏电流）IIH-指电路被测输入端接高电平，而其它输入端接地时，流过接高电平输入端的电流。
静态功耗-指某稳定状态下消耗的功率，是电源电压与电源电流之乘积。电路有两个稳态，则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。
瞬态延迟时间td-从输入电压Vi上跳到输出电压Vo开始下降的时间间隔。Delay-延迟。 瞬态下降时间tf-输出电压Vo从高电平VOH下降到低电平VOL的时间间隔。Fall-下降。 瞬态存储时间ts-从输入电压Vi下跳到输出电压Vo开始上升的时间间隔。Storage-存储。 瞬态上升时间tr-输出电压Vo从低电平VOL上升到高电平VOH的时间间隔。Rise-上升。 瞬态导通延迟时间tPHL-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需要的时间。
2.当输入端的信号，有任何一个低电平时：
Q1饱和区 Q2 截至区 Q3饱和区 Q4截至区 当输入端的信号全部为高电平时：
Q1反向区 Q2饱和区 Q3饱和区 Q4饱和区 3. Q5管影响最大，他不但影响截至时间，还影响导通时间。
当输出从低电平向高电平转化时，要求Q5快速退出饱和区，此时如果再导通时IB5越大，则保和深度约大，时间就越长。
当输出从高电平向低电平转化时，希望Q5快速的存储的电荷放完，此时要求IB5尽可能的大。 设计时，IB5 的矛盾带来了很大的困难。 4. 两管与非门： 输出高电平低，瞬时特性差。
四管与非门：输出采用图腾柱结构Q3--D ，由于D是多子器件，他会使Tplh明显下降。D还起到了点评位移作用，提高了输出电平。
五管与非门：达林顿结构作为输出级，Q4也起到点评位移作用，达林顿电流增益大，输出电阻小，提高电路速度和高电平负载能力。
四管和五管在瞬态中都是通过大电流减少Tplh.静态中提高了负载能力和输出电平。 5. 六管单元用有源泄放回路RB-RC-Q6代替了R3
由于RB的存在，使Q6比Q5晚导通，所以Q2发射基的电流全部流入Q5的基极，是他们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。当Q5饱和后Q6将会替它分流，限制了Q5的饱和度提高了电路速度。
在截至时Q6只能通过电阻复合掉存储电荷，Q6比Q5晚截至，所以Q5快速退出饱和区。 6.
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B C 四管单元 六管单元 由于六管单元在用了有源泄放回路，使Q2-Q5同时导通，四管单元由于Q2进入饱和后，电阻对Q5的基极电流有分流作用，四管单元此时是由于Q2进入饱和区而Q5还未进入饱和区BC段是所对应的传输特性曲线。所以说改善了传输特性的矩形性。
7. 输出高电平偏低：VCE3和R5上的电压过大，可以通过减小VCE3和IC3来实现。 输出高电平偏高：VCE5上的电压偏高，可以通过增加IB5来增大Q5饱和度。
8. 当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的管子，可能会使输出低电平的管子烧坏。并会使数出低电平抬高，容易造成逻辑混乱。
9. 去掉TTL门的高电平的驱动级，oc门输出端用导线连接起来，接到一个公共的上拉电阻上，实施线与，此时就不会出此案大电流灌入，Q5不会使输出低电平上升造成逻辑混乱。
第5章MOS反相器
1.答：公式： VT=?MS-2?F-
其中：
QBQSSQ??I COXCOXCOX?MS为了消除半导体和金属的功函数差，金属电极相对于半导体所需要加的
外加电压，一般情况下，金属功函数值比半导体的小，?MS一般为负。
2?F是开始出现强反型时半导体表面所需的表面势，也就是跨在空间电荷区
上的电压降。对于NMOS数值为正
QB是为了支撑半导体表面出现强反型所需要的体电荷所需要的外加电压。 COX于NMOS数值为正
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QSS是为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加COX的外加电压，对于绝缘层中的正电荷，需要加负电压才能其拉到平带，一般为负。
QI是为了调节阈值电压而注入的电荷产生的影响，对于NMOS，COX注入P型杂质，为正值。
2. 答：器件的亚阈值特性是指在分析MOSFET时，当Vgs 影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。 3. 答： 短沟道效应是指：当MOS晶体管的沟道长度变短到可以与源漏的耗尽层宽度相比拟时，发生短沟道效应，栅下耗尽区电荷不再完全受栅控制，其中有一部分受源、漏控制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少的现象 影响： 由于受栅控制的耗尽区电荷不断减少，只需要较少的栅电荷就可以达到反型，使阈值电压降低；沟道变短使得器件很容易发生载流子速度饱和效应。 4. 答：对于PMOS晶体管，通常情况下衬底和源极都接最高电位，衬底偏压VBS=0，此时不存在衬偏效应。而当PMOS中因各种应用使得源端电位达不到最高电位时，衬底偏压 VBS>0，源与衬底的PN结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电 压（绝对值）提高，即产生衬偏效应。 影响：使得PMOS阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电流减小。 5. 答：MOS晶体管存在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度调制效应”。 影响：当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压增加而增加，即饱和区D和S之间电流源非理想。 6. 答：晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超过一定值时，由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基本不随漏源电压发生变化，产生饱和特性。 7. 答： 36