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实验六 数字系统设计综合实验
一.实验目的
通过实验室学生掌握数字系统电路的设计、调试及系统组装的方法,提高学生的数字系统电路的综合设计能力和实验技能。
二.实验内容
充分利用数字电路实验系统提供的硬件资源,用YHDL语言或(VHDL语言与组合逻辑图元结合)设计所需电路,完成数字电路设计与设计电路的功能检测。
(六)数字钟设计
充分利用CPLD实验系统提供的硬件资源,用VHDL语言(或VHDL语言与组合逻辑图形结合)设计一个显示小时(两位)、分(两位)、秒(两位)的计时器。
1、计时器功能要求
计时器具有时(两位)、分(两位)、秒(两位)时间显示,具有时间设置,清零(复位),计时启动,计时停止的功能。利用实验系统的资源,对设计的电路进行组装和功能检测。
2、计时器逻辑原理图(参考)
计时器可由下面的逻辑部件构成。
3、计时器设计步骤
分频器设计 数字显示器设计 计数器设计
数据选择器及四选一逻辑电路设计 数字钟组合设计
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数字钟设计电路图
数字钟波形图