发布时间 : 星期六 文章数字系统设计与verilog_HDL课程设计--实用多功能数字钟更新完毕开始阅读
图4.4 counter_time 计时模块
如图4.4所示，第一幅图为秒计数器计数至59后，向分计数器进位清零重新计数。第二个跳跃是分59向时进位。第二幅图中，最后一个跳跃是时分秒全部清零。根据时间轴的间断，可以观察到此现象。
4.5 alarm闹铃模块
闹钟模式是否开启，需要外部信号输入，让数字钟进入闹铃界面，还要分别是整点报时还是闹铃功能，且要保证在设定闹铃时数字钟能够正常工作。这就要求在闹铃和数字钟的走时功能互不影响。本实验用alarmon作为闹钟设定使能键。00时，正常计时；01进入闹钟设定状态。
本闹铃模块另外含有简单计时功能，这样与计时模块不产生冲突，当时间达到整点时，开启整点报时闹铃模块，当达到闹钟时间，进入闹钟闹铃模块。其他全部置零，计时模块。
图4.5 alarm闹铃模块
如图4.5所示，当alarmon选择00时，闹铃模块进入计数模块，没有闹铃输出。接着输入为01，闹钟铃声输出，进入闹钟闹铃模式；输入为10时，输出为嘀嘀嘀读，为整点报时铃声的输出。
4.6 sound_ddd嘀嘀嘀闹铃声模块
由前面闹铃模块选择闹铃声后，直接跳入到此闹钟闹铃嘀嘀嘀模块，嘀嘀嘀铃声分位三段，且设置不同周期，当mscount等于第一声间距乘以3加上二声间距乘以2加上三声之后时间间距减1时，为闹铃的最大周期，清零。当时间周期处于第一声或二声间距或三声之后周期之间时，闹铃响，总共响三声。其他情况下，闹铃无输出。
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图4.6 sound_ddd嘀嘀嘀闹铃声模块
如图4.6所示，当进入闹钟闹铃时，闹钟发出ddd声音，两个滴声间距为20马上，连续三个低声之后间距为50ms，且以三声为周期。
4.7 sound_ddd_du嘀嘀嘀—嘟声音模块
嘀嘀嘀嘟声音模块与嘀嘀嘀声音模块类似，只不过嘀嘀嘀声过后不是控制下一声滴的时间间距，而是控制嘟的到来。嘟的声音比滴的声音长。 当进入嘀嘀嘀嘟模块后，如果mscount小于于滴声长度加上滴滴之间的时间间距再乘3再加上嘟的声音加10时，mscount在脉冲到来时自加，当mscount大于零小于SOUNDSPACE、在SOUNDSPACE加上两滴间距到再加SOUNDSPACE时等（详见程序清单），嘀嘀嘀嘟响起。
图4.7 sound_ddd_du嘀嘀嘀—嘟声音模块
如图4.7所示，在50ps周期的clk下，SOUNDSPACE为300ms，两滴时间间距为200ms，嘟的长度为600ms情况下，在整点报时开启时，在mscount0到220之间响起嘀嘀嘀嘟。
4.8 alarm_time闹钟时间设定模块
闹钟设定时，需要外部信号输入，让数字钟进入闹钟界面，且要保证在设定闹铃时数字钟能够正常工作。这就要求在设定闹铃和数字钟的校时校分功能互不影响。本实验用enablel作为闹钟设定使能键。0时，正常计时；1进入闹钟设定状态。设定闹铃时间电路和计时电路中的校时校分的原理基本一致，不同之处在于，在闹铃设定完毕返回时间显示状态时获其他任何没有重新设定闹铃状态时，闹钟时间都不会改变。另外，在闹钟设定中，分位对时位没有进位。当sel为10时，对时进行设定；sel为01时，对分进行设定，当rest置一时，复位清零。本模块采用基准时钟。
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图4.8 alarm_time闹钟时间设定模块
如图4.8所示，当rest为低电平，enable高电平时，sel为01时，在inc的作用下对十进制的分秒进行设定；当sel10时，同样的对时位进行设定。
4.9 bitsel将输出解码成时分秒选择模块
将输出解码成时分秒选择，并且分闹钟设置还是计时模式。为了不产生冲突，Alarmmode为是否设置闹钟模式，checkmode为是否设置调整时间模式，且相互之间不能同时有效。当reset有效时，对所有输出清零。
图4.9 bitsel将输出解码成时分秒选择模块
如图4.9所示，当rest有效时，输出全部清零；当alarmmode高电平有效时，对闹钟时分位的十分位进行调整输出；checkmode高电平有效时，可以对调整时间的时分秒进行调整。
4.10 switch去抖模块
为实现可靠调时，常采用防抖动开关克服开关接通或断开过程中产生的一串脉冲式振动，一般由D触发器延时功能实现。这里选择的是计数消抖，即只当有效电平到来后开始计数，当计数值大于一定值后再输出该有效电平，否则不输出，从而达到消抖目的。
图4.10 switch去抖模块
如图4.10所示，当clk下降沿到来时，counter进行计数自加；当clk_use下降到来时，输出电路输出输入数据。完成了因抖动带来的错误。
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4.11 led译码显示模块
此模块是用于数码管的动态显示，采用七段显示数码管，因此输入长度定义四位，输出定义八位，将四位输入译码成对应的七位扫描数值。
0:dataout<=7'b1000000; 1:dataout<=7'b1111001; 2:dataout<=7'b0100100; 3:dataout<=7'b0110000; 4:dataout<=7'b0011001; 5:dataout<=7'b0010010; 6:dataout<=7'b0000010; 7:dataout<=7'b1111000; 8:dataout<=7'b0000000; 9:dataout<=7'b0010000; 10: dataout<=7'b0001000; 11:dataout<=7'b0000011; 12: dataout<=7'b1000110; 13:dataout<=7'b0100001; 14: dataout<=7'b0000110; 15:dataout<=7'b0001110;
图4.11 led译码显示模块
如图4.11所示，当输入为3时，ledout输出为00110000，对应数码管显示为3。
4.12 clock顶层模块
顶层模块中，调用各个模块来实现多功能数字钟。
首先是建立在计时模块上完成整个数字钟的走时，计时模块又是建立在50mhz分频至1hz、八位全加器、十六进制计数器等模块上完成整体的基本走时。然后可以建立闹钟模块，且设置modestate置00为计时模式，10选择闹钟模块,01手动调整模式，11非法模式来避免闹钟模块与走时模块的冲突。其次在闹铃模块中，ld_alert是否设置了闹铃控制闹铃的开关，mcheck手动调整时间，turn来控制调整的时间在分与时的选择，change是调整信号，alert为闹铃输出。再通过led输出时分秒。
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