发布时间 : 星期一 文章数字系统设计与veriloghdl课后答案更新完毕开始阅读
1.1 课程设计的目
的 ............................................................................................... 3 1.2 课程设计的任务与要
求 .................................................................................... 4 2．课程设计思路及其原
理 ............................................................................................ 4 3．quartusii软件的应
用 .............................................................................................. 5 3.1工程建立及存
盘 ............................................................................................... 5 3.2工程项目的编
译 ............................................................................................... 5 3.3时序仿
真 .......................................................................................................... 6
4．分模块设计、调试、仿真与结果分
析 ...................................................................... 7 4.1 clk50mto1时钟分频模
块 ................................................................................. 7 4.2 adder加法器模
块 ............................................................................................ 7 4.3 hexcounter16 进制计数器模
块 ........................................................................ 7 4.4 counter_time 计时模
块 .................................................................................... 8 4.5 alarm闹铃模
块 ................................................................................................ 8 4.6 sound_ddd嘀嘀嘀闹铃声模
块 ........................................................................ 9 4.7 sound_ddd_du嘀嘀嘀—嘟声音模
块 ............................................................... 9 4.8 alarm_time闹钟时间设定模
块 ...................................................................... 10 4.9 bitsel将输出解码成时分秒选择模
块 .............................................................. 10
4.10 switch去抖模
块 ........................................................................................... 11 4.11 led译码显示模
块 ......................................................................................... 11 4.12 clock顶层模
块 ............................................................................................ 12 5．实验总
结 ................................................................................................................ 13
5．1调试中遇到的问题及解决的方
法 ................................................................. 13 5.2实验中积累的经
验.......................................................................................... 14 5.3心得体
会 ........................................................................................................ 14
6．参考文
献 ............................................................................................................... 14
1.1 课程设计的目的
通过课程设计的锻炼，要求学生掌握verilog hdl语言的一般设计方法，掌握veriloghdl语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的 创新精神。
掌握现代数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(eda)的基本方法。
1.2 课程设计的任务与要求
用verilog hdl语言设计一个多功能的数字钟，具有下述功能： (1）计时功能。包括时、分、秒的计时；
(2)定时与闹钟功能：能在设定的时间发出闹铃音； (3)校时功能。对时、分和秒能手动调整以校准时间；
(4)整点报时功能；每逢整点，产生“嘀嘀嘀嘀一嘟”四短一长的报时音。
2．课程设计思路及其原理
数字计时器要实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能，所有功能都基于计时功能。 因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为50mhz，通过分频获得所需脉冲频率1hz。得到1hz脉冲后，要产生计时模块，必须需要加法器来进行加法，因此需要一个全加器，此实验中设计一个八位全加器来满足要求。
清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。
保持功能是通过逻辑门控制秒计数器输入端的1hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。
要进行闹钟功能，是否进行闹钟模块nowmode，当选择00表示即使模块，10闹钟模式，01手动调整模式。当选择闹铃模块之后，是否是整点报时闹铃还是闹钟闹铃，又需要设置一个选择模块
alarmout,当00模式时不开启闹铃，01进行闹铃模式，10进行整点报时模块。整点报时是本实验中的sound_ddd_du模块（详见附录中程序清单），sound_ddd_du模块与计时模块有点类似，但整点报时模块中不要分时分秒计数，可直接利用1hz的分频计数至时位进位时的数值，开启ddd_du闹铃。
闹钟报时功能。在计时电路走到设定的时间时闹铃报时功能会被启动，通过与ddd产生电路进行逻辑组合，使得在达到闹铃时，发出ddd。
闹铃模块和校正模块中，需要选择闹铃调时alarmode还是checkmode校时模块，因此需要利用bitsel模块进行选择。
闹钟只设定时和分，基本模块alarmode与正常计时电路里的校时校分电路相同。本实验中为节省按键，闹钟时间调节键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调节时间按键互不影响，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响；恢复使能键后校分校时键用于对数字
钟进行时间调节，对设定的闹钟时间没有影响。
校分校时checkmode功能基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提
供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。
为实现可靠调时，采用防抖动开关（由d触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。
当全部功能实现之后，要完成数字钟的全部输出，需要一个led显示模块。
最后，将所有程序进行调试，在clock顶层模块中可以实现全部功能。
3．quartusii软件的应用 3.1工程建立及存盘
1．打开quartusⅡ，单击“file”菜单，选择file→new project
wizard，对话框如下：分别输入项目的工作路径、项目名和实体名，单击
finish。 图3.1
2.单击“file”菜单，选择new，弹出小对话框，双击“vhdl file，即选中了文本编辑方式。在出现的“vhdl1.vhd”文本编辑窗中键入vhdl程序，输入完毕后，选择file→save as，即出现“save as”对话框。选择自己建立好的存放本文件的目录，然后在文件名框中键入文件名，按“save”按钮。
3.建立工程项目，在保存vhdl文件时会弹出是否建立项目的小窗口，点击“yes”确定。即出现建立工程项目的导航窗口，点击“next”，最后在出现的屏幕中分别键入新项目的工作路径、项目名和实体名。注意，原理图输入设计方法中，存盘的原理图文件名可以是任意的，但vhdl程序文本存盘的文件名必须与文件的实体名一致，输入后，单击“finish”按钮。 3.2工程项目的编译
单击工具条上的编译符号开始编译，并随着进度不断变化屏幕，编译成功，完成后的屏幕如图3.2所示：
【篇三：数字系统设计与verilog_hdl_王金明_第四版__eda期末知识点复习(宁波工程学院电科版)】
1)更适合用于描述规模大、功能复杂的数字系统
2)语言标准化、便于设计的复用、交流、保存和修改