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数字系统设计与veriloghdl课后答案
【篇一：数字逻辑与数字系统设计习题参考答案】
>第1章 习题解答 1.3 (1)86 (2)219
(3)106.25
(4)0.6875 (4)0.101 1.4 (1)101111 (2)1001000 (3)100001l.11
1.5 (1)(117)10=(165)8=(1110101)2=(75)16
(2)(3452)10=(6574)8=(110101111100)2=(d7c)16
(3)(23768.6875)10=(56330.54)8=(101110011011000.1011)2=(5cd8.b)16 (4)(0.625)10=(0.5)8=(0.101)2=(0.a)16 1.6 (1)(117)8=(1001111)2=(79)10
(2)(7456)8=(111100101110)2=(3886)10
(3)(23765.64)8=(10 0111 1111 0101.1101)2=(10229.8125)10 (4)(0.746)8=(0.11111)2=(0.96875)10 1.7 (1) (9a)16=(10011010)2=(154)10
(2) (3cf6)16=(11110011110110)2=(15606)10
(3) (7ffe.6)16=(111111111111110.011)2=(32766.375)10 (4) (0.c4)16=(0.110001)2=(0.765625)10 1-8 (1)(125)10=(000100100101)8421bcd
(2)(7342)10=(0111001101000010)8421bcd
(3)(2018.49)10=(0010000000011000.01001001)8421bcd (4)(0.785)10=(0.011110000101)8421bcd 1.9
(1)(106)10=(1101010)2 原码=反码=补码=01101010 (2)(-98)10=(-1100010)2原码=11100010
反码=10011101 补码=11100011
(3)(-123)10=(-1111011)2 原码=11111011 反码=10000101 补码=11111011
(4)(-0.8125)10=(-0.1101)2 原码=1.1101000 反码=1.0010111 补码=1.0011000 1.10
(1)(104)10=(1101000)2 [1101000]补=01101000
(-97)10=(-1100001)2 [-1100001]补=10011111 01101000 + 10011111 00000111 10000011 + 01001111 11010010
[104-97]补=01101000+10011111=00000111, 104-97=(00000111)2=7 (2) (-125)10=(-1111101)2 (79)10=(01001111)2
[-1111101]补=10000011 [01001111]补=01001111
01111000 [-125+79]补=10000011+01001111=11010010，-125+79=(-0101110)2=-46 (3) (120)10=(1111000)2[01111000]补=01111000
(-67)10=(-1000011)2[-1000011]补=10111101 [120-67]补=10000011+01001111=00110101，-125+79=(00110101)2=53 (4) (-87)10=(-1010111)2[-1010111]补=10101001
(12)10=(1100)2[1100]补=00001100
[-87+12]补=10101001+00001100=10110101，-125+79=(-1001011)2=-75
+ 10111101 00110101 10101001
+ 00001100 10110101 第2章 习题解答
2.3 解：根据逻辑图可直接写出逻辑表达式：(a) f=ab?bc；(b) f=abbcac
解：设3个输入变量分别为a、b、c，输出为f，按题意，其中有奇数个为1，则输出f＝1，因此可写出其逻辑表达式为
f=abc?abc?abc?abc。根据逻辑表达式可绘制逻辑习题2.3图如下： 习题2.3图
2.4 解：根据逻辑图可直接写出逻辑表达式：(a) f=a?；(b) f=abbcac 2.5 解：
(1) 若a+b=a+c,则b=c
不正确。若a=1，b和c为不同值（如b＝0，c＝1或b＝1，c＝0），a+b=a+c仍然成立。 (2)若ab=bc,则a=c
不正确。若b=0，a和c为不同值，等式仍然成立。 (3)若1+a=b,则a+ab=b
不正确。若1+a=b，则b=1，此时若a=0，则a+ab=0，不可能有a+ab=b (4)若1+a=a,则a+ab=a+b
正确，因为若1+a=a,则a=1，无论b=0或b=1，均有a+ab=a+b 2.6 解：
(1)a+bc=(a+b)(a+c)
证明：右边=a(a+c)+b(a+c)=a+ac+ab+bc=a+bc=左边 (2)ab+a=(+b)(a+b)
证明：右边=aa+ab+a+b=ab+a=左边 (3)(ab+c)b=abc+abc+abc 证明：左边=ab+bc
右边=ab(c+c)+bc(a+a)=ab+bc=左边 (4)bc+ad=(b+a)(b+d)(a+c)(c+d)
证明：右边=(b+ab+bd+ad)(ac+c+ad+cd) =(b+ad)(c+ad)
=bc+acd+abd+ad=bc+ad=左边 2.7 解：
(1) f=(a+b+c) (a+b+c) (a+b+c)
=(ab?ac?ab?bc?ac?bc?c)(a?b?c) =(ab?ab?c)(a?b?c) =???? =ab?bc?ac?abc (2) f=(b+d)(a+c)(b+d)
=(ab+ad+bc+cd)(b+d) =abd+bcd+abd+d (3) f=(?)(??)
=(??)(?) =ab?ac?abc?bc =ab?ac?bc (4) f=ab+b 2.8 解： (1) f=abc?a(b?b)c?(a?a)bc =abc?abc?abc?abc?abc =∑m(1,3,5,7)
(2) f= abcd+acd+ad
= abcd+ a(b+b)cd+a(b+b)(c+c)d
= abcd+ abcd+ abcd+abd+abd+abcd+abcd = ∑m(1,3,5,7,9,11,13)
(3) f=∑m(3,6,7,8,9,10,11,12,13,14,15) (4) f=∑m(3,11,12,13,14,15) (5) f=∑m(1,2,3,4,5,6) (6) f=∑m(4,7,8,11) 2.9 解： (1)f?a?b?bcd?a?b?cd
(2)f?ab?bc?ac?ab?bc?abc?abc?ab?bc
(3)f?a(b?c)?bc?acd?a(bc)?bc?acd?a?bc?acd?a?bc (4)f?(a?c)(a?d)?a?ac?cd?a?cd
(5)f?d?d?b?c?ad?b?d??b?c?ad?b?d?abd?acd?bc?d?bc (6)f?abc?(a?b?c)d?abc?abcd?abc?d (7)f?(ac?bc)ba?c?(ac?bc)(b?a?c)
?(ac?bc)(b?ac?ac)?abc?ac?bc?abc?ac?bc ??
(8)f?(a?b)?(b?c)?ab?ab?bc?bc ?ab?bc?ac 或=ab?bc?ac
2.10 解：(1) f=?ac(2) f=1 (3) f=bc?
ab
(4) f=ab?c?d (6) f=bc+b d
(5) f=abcd, f=a?b?c?d (7) f=ab?bd?c (8) f=ac? bd
(2) f(a,b,c)=b?c (3) f(a,b,c)=ac? ac?b
2.11 解：(1) f(a,b,c)=a+b?c (4) f(a,b,c,d)=a?bd
(5)f(a,b,c,d)=bd?ac?cd (6) f(a,b,c,d)=bc?bc
【篇二：数字系统设计与verilog hdl课程设计】
设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410
学 号：031341025 姓名：杨存智
指导老师：黄双林 摘要
本课程设计利用quartusii软件verilog vhdl语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。
单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、verilog、模块、调试、仿真、功能 目录
1．课程设计的目的及任务 ............................................................. 错误！未定义书签。