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A:高电平 B:低电平 C:高阻态 D:不确定 第四章 组合逻辑电路
1 : 在组合电路中，任意时刻的输出与 D A:该时刻的输入无关，与电路的原来状态有 B:该时刻的输入有关，与电路的原来状态有关 C:该时刻的输入无关，与电路的原来状态无关 D:该时刻的输入有关，与电路的原来状态无关 2 : 编码器的逻辑功能是将 C
A:输入的高、低电平编成对应输出的高、低电平 B:输入的二进制代码编成对应输出的高、低电平 C:输入的高、低电平编成对应输出的二进制代码 D:输入的二进制代码编成对应输出的二进制代码 3 : 对于普通编码器和优先编码器下面的说法正确的是 C A:普通编码器和优先编码器都允许输入多个编码信号 B:普通编码器和优先编码器都只允许输入一个编码信号 C:普通编码器只允许输入一个编码信号，优先编码器允许输入多个编码信号
D:普通编码器允许输入多个编码信号，优先编码器只允许输入一个编码信号
4 : 8线—3线优先编码器74HC148输入端I1’、I5’同时有效时输出二进制数为 D
A:101 B:100 C:001 D:010
5 : 二—十进制编码器输出为 B
A:三位二进制数 B:BCD代码 C:十进制数 D:二十进制数 6 : 译码器的逻辑功能是将 D
A:输入的二进制代码译成对应输出的二进制代码 B:输入的高、低电平译成对应输出的二进制代码 C:输入的高、低电平译成对应输出的高、低电平 D:输入的二进制代码译成对应输出的高、低电平
7 : 3线—8线译码器74HC138，当片选信号S1S2′S3′为（B）时，芯片被选通
A:010 B:100 C:001 D:101
8 : 3线—8线译码器74HC138，数据输入端A2A1A0为011时，输出 A
A:Y3′为0 B:Y3′为1 C:Y4′为0 D:Y4′为1 9 : 二—十进制译码器输入为（ A）
A:BCD代码 B:三位二进制数 C:十进制数 D:二十进制数 10 : BCD—七段显示译码器7448当（ A）时，使本该显示的0熄灭
A:灭零输入RBI’为0，且数据输入为0 B:灭零输入RBI’为0
C:灭零输入RBI’为1，且数据输入为0 D:灭零输入RBI’为1
11 : 数据选择器输入数据的位数m和输入地址的位数n之间的关系是 C
A:m=n B:m=2n C:m=2n D:m与n无关系 12 : 超前进位加法器74LS283当被加数A=1010，加数B=0101，低位进位Ci=1时，则求和的结果是 C A:S=1111，Co=1 B:S=0000，Co=1 C:S=1111，Co=0 D:S=1111，Co=0 13 : 下列说法正确的是 D A:加法器不可以设计成减法器 B:用加法器可以设计任何组合逻辑电路 C:用加法器不可以设计组合逻辑电路
D:用加法器可以设计组合逻辑电路，但逻辑函数必须能化成两个数相加的形式
14 : 4位数值比较器74LS85三个扩展端不用时应按（B ）连接
A:选项A B:选项B C:选项C D:选项D 15 : 两输入的与门在下列（C）时可能产生竞争—冒险现象 A:一个输入端为0，另一个端为1 B:一个输入端发生变化，另一个端不变
C:两个不相等的输入端同时向相反的逻辑电平跳变 D:两个相等的输入端同时向相反的逻辑电平跳变
16 : 以下电路中，加以适当辅助门电路，（B）适于实现单输出组合逻辑电路
A:二进制译码器 B:数据选择器 C:数值比较器 D:七段显示译码器
17 : 若在编码器中有50个编码对象，则要求输出二进制代码位数为（B）位
A:5 B:6 C:10 D:50
18 : 一个16选一的数据选择器，其地址输入（选择控制输入）端有（ C）个
A:1 B:2 C:4 D:16 19 : 组合逻辑电路消除竞争冒险的方法有（ B A:修改逻辑设计 B:在输出端接入滤波电容 C:后级加缓冲电路 D:屏蔽输入信号的尖峰干扰 20 : 101键盘的编码器输出（C）位二进制代码 A:2 B:6 C:7 D:8
21 : 四选一数据选择器的数据输出Y与数据输入Di和地址码Ai之间的逻辑表达式为Y=（A）
A:A1′A0′D0+ A1′A0D1+ A1A0′D2+ A1A0D3 B:A1′A0′D0 C: A1′A0D1 D:A1A0′D2