发布时间 : 星期日 文章毕业设计-Bi-CMOS集成运算放大器 - 图文更新完毕开始阅读
（式2.3）
∵错误！未找到引用源。=错误！未找到引用源。=错误！未找到引用源。
=错误！未找到引用源。 （式2.4）
我们分析运算放大器的两个输入（即错误！未找到引用源。管和错误！未找到引用源。管的栅极）电压相同时，由于镜像电流的作用，流过错误！未找到引用源。管和错误！未找到引用源。管的电流相等，这样便可知错误！未找到引用源。管的栅源电压和漏源电压相等。 考虑沟道长度调制系数，则
错误！未找到引用源。=错误！未找到引用源。=错误！未找到引用源。
（式2.5）
∴错误！未找到引用源。=错误！未找到引用源。=错误！未找到引用源。
（式2.6）
将上述参数代入2.6式可得 错误！未找到引用源。=411 设计运算放大器的下一步是确定第二级的放大倍数。
我们先计算出流经错误！未找到引用源。的电流（即错误！未找到引用源。的电流）
错误！未找到引用源。=错误！未找到引用源。 （式
2.7）
代入参数可得 错误！未找到引用源。=151uA
这个放大器的第二级是由两个PMOS管构成的源极跟随缓冲放大级，它的增益为： 错误！未找到引用源。=错误！未找到引用源。(错误！未找到引用源。) =
错误！未找到引用源。 （式2.8）
将参数代入2.8式可得 错误！未找到引用源。=43
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由此得到放大器的开环增益为： 错误！未找到引用源。=错误！未找到引用源。=错误！未找到引用源。43=17673
∴20log错误！未找到引用源。=20错误！未找到引用源。4.25=85dB 将运算结果与仿真结果相比，结果是比较吻合。
第三章 CMOS运算放大器后端设计
集成电路的后端设计主要包括版图设计和版图验证。我们采用的是Cadence和Virtuoso Layout Editor的版图设计环境来进行版图的设计和验证。利用Virtuoso Layout Editor的验证工具DIVA进行验证。版图验证的过程主要包括：设计规则检查（Design Rule Checking 简称DRC），用于检查版图的几何尺寸是否满足芯片制造过程中根据工艺确定的规则或约束条件，包括图形的宽度、图形的间距等。电学规则检查（Electronics Rule Checking 简称ERC）,用于检查版图的连接是否违反电气方面的规定，包括节点的短路和开路、有没有悬空的节点和元器件等。电路与版图的对应检查（Layout Versus Schematic 简称LVS），用于版图和电路的一致性对照检查，即检查电路和版图在节点及其连接关系、元器件及参数等方面是否匹配。版图的寄生参数提取（Layout parameter Extraction 简称LPE），用于从版图中提取元器件的参数（例如MOS管的沟道长度/宽度，源漏区的周长/面积等）、寄生电容、寄生二极管等。
3.1 版图的设计流程
版图就是集成电路工艺制造所需的十多层掩膜版的物理几何图形的，这十多层图形通过计算机辅助设计CAD工具按照一定规定叠加到一起所构成的整体物理图形，这个图就叫做集成电路的版图。版图的设计既要符合集成电路的功能、电学参数、可靠性参数要求，又要符合集成电路工艺制造的设计规则（工艺参数）、组装压焊的要求。除此之外，还要使组图美观好看，具有美学观点。
完整的版图：有制造掩膜版的各个层（一般都有十多层），遵守工艺制造水平
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的设计规则，其结构分版图内部（各种门电路、D触发器、加法器、RAM、ROM等）、外围、输入、输出、压点（主要是输入、输出端口，以及其端口的顺序）、电路代号、版序、对图符号、版图设计时间、划片距离、制版检查标记等。如果加工厂家没有各种器件的检测版，还需要各种器件的样管，样电阻。若是双极型的线性电路，需增加一个在摸索工艺条件时可直接用探针检测的NPN、PNP样管。
3.1.1 整体设计
这一步主要确定版图设计的基本模块和焊盘的大致布局。这个布局应该以功能框图或电路原理图为参考，使它们在布局上大体一致，然后在根据各个模块版图面积的大小进行适当的调整。这一步还有一个重要的任务就是焊盘的布局。焊盘的合理布局对与系统内部各信号之间的连接非常重要，其布局还应该便于测试，再有就是以减小版图面积，节省成本为出发点。
3.1.2 分层设计
这一步主要是按照功能将整个电路划分为若干个功能模块，再对每个功能模块进行划分，使每个小模块对应一个单元。我们通常采用自上而下的设计思路，即从最小模块到整个电路的版图设计需要建立多个设计单元。这个设计方法有许多优点，其中最重要的优点就是：当设计的某个模块出现错误需要修改时，只需要在下一层修改该单元，上一层凡是有该单元的就都修改过来了，不需要逐一在上单元中做修改。这样使得电路的结构更加严谨，层次分明。
3.1.3 版图检查
1. DRC验证
这一步是对版图的设计规则进行检查。在画版图的时候要不时的对版图进行DRC检查，并及时进行修改，因为在做DRC的修改时往往会改变版图的尺寸大小。如果画完整个版图，各个模块的相对位置已经确定，这时再进行DRC验证，可能会牵一发而动全身，使得整个版图都要饯行修改。运行DRC时，程序就会按照DIVA规则检查文件运行，当发现错误时，在出错的地方标上记号，并做出具体的解释。
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我们就可以根据它的提示进行错误修改。 2. 执行EXT
这一步主要是对版图进行电路拓扑结构，元件及器件参数的提取。DRC验证只是对版图的几何图形进行检查，要检查电路原理图中的错误则需要用到Cadence软件所提供的Extract和LVS两种工具。Extract 是系统根据工艺文件和版图提取版图的电路特性，即辨认版图中的器件，如：NMOS管，PMOS管，电容和电阻等。提取后的电路将以Extracted的文件形式保存到库中。 3. LVS验证
这一步主要是对版图或者电路原理图进行修改，是各个元件和它们之间的连接关系一一对应。即把上一步提取所得到的Extracted的文件与Schematic视图中的电路原理图进行对比，检查它们之间的关系是否正确。
3.1.4 寄生参数的提取和后仿真
在制作实际电路的过程中，通常会产生三种寄生参数：寄生电容（主要由金属连线和掺杂引起），寄生电阻（主要由金属和多晶硅的布局引起）和寄生电感。其中，寄生电容是影响电路性能的主要因素。这三种寄生参数会给电路带来以下影响： （1） 引入噪声，影响电路的稳定性和可靠性。 （2） 增加电路的传输延迟，影响电路的工作速度。
3.1.5 版图的整体检查
这一步主要是在电路的外围做焊盘和保护环。焊盘作为电路的输入输出并用于测试，而保护环则用来连接对地的PAD，并起到隔离衬底噪声的作用。
3.1.6 完成版图
经过检查确认版图设计正确无误后，就可以生成GDSII或CIF文件。芯片制造商会根据生成的GDSII或CIF文件制作掩膜版，进而制造芯片。
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