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6.3.2 交流耦合
LVPECL到LVDS的交流耦合结构如图18所示，LVPECL的输出端到地需加直流偏置电阻(142Ω到200Ω)，同时信号通道上一定要串接50Ω电阻，以衰减LVPECL输出信号，满足LVDS输入的要求。LVDS的输入端到地需加5.0kΩ电阻，以提供共模偏置。
图 18. LVPECL与
LVDS之间的交流耦合 6.4 LVDS到LVPECL的连接
LVDS与LVPECL之间的直流和交流耦合需考虑几点因素。 6.4.1 直流耦合
LVDS与LVPECL之间采用直流耦合结构时，需要加一个电阻网络，如图19所示。该电阻网络完成LVDS输出直流电平(1.2V)到LVPECL输入电平(VCC-1.3V)的转换。由于LVDS的输出是以地为参考，而LVPECL的输入是以VCC为参考，这需要在构建电平转换网络时注意LVDS的输出不会对供电电源的变化敏感；另一个问题是需要在功耗和速度方面折中考虑，如果电阻值(R1、R2、R3)取得较小，由电阻网络和LVPECL输入寄生电容构成的时间常数较小，允许电路在更高的速度下工作。但是，由于这些电阻上流过较大的电流，使得总功耗增大。这时，LVDS的输出性能容易受电源波动的影响。还有一个问题就是要考虑阻抗匹配和网络衰减问题，电阻值可以通过下面的方程导出。
图 19. LVDS与LVPECL之间的直流耦合
在VCC = +3.3V时，解上面的方程得：R1 = 374Ω，R2 = 249Ω，R3 = 402Ω，VA = 1.2V，VB = 2.0V，RIN = 49Ω，增益 = 0.62。LVDS的最小差分输出信号摆幅为500mVP-P，在上面结构中加到LVPECL输入端的信号摆幅变为310mVP-P，该幅度可能低于PECL的输入标准，但对于绝大多数Maxim公司的LVPECL输入电路来说，该信号幅度是足够的，原因是Maxim公司LVPECL输入端有较高的增益。在实际应用中，读者可根据器件的实际性能作出自己的判断。
6.4.2 交流耦合
LVDS到LVPECL的交流耦合结构较为简单，图20给出了两个例子。
图20 LVDS到LVPECL的交流耦合 6.5 CML和LVDS间互连
CML与LVDS之间采用交流耦合方式连接（图21）。注意，CML信号输出摆幅应该在LVDS输入能够处理的范围以内。
如果LVDS驱动器需要驱动一个CML接收器，可以采用图22所示的交流耦合方式。
图21 CML与LVDS之间采用
交流耦合
图22 LVDS与CML之间采用交流耦合
LVPECL
LVPECL即Low Voltage Positive Emitter-Couple Logic，也就是低压正发射极耦合逻辑，使用3.3V或2.5V电源，LVPECL是由PECL演变而来的，PECL即 Positive Emitter-Couple Logic，也就是正发射极耦合逻辑的意思，使用5.0V电源，而PECL是由ECL演变而来的，ECL即Emitter-Couple Logic，也就是发射极耦合逻辑，ECL有两个供电电压VCC和VEE。当VEE接地时，VCC接正电压时，这时的逻辑称为PECL；当当VCC接地时，VEE接负电压时，这时的逻辑成为NECL，VEE一般接-5.2V电源；一般狭义的ECL就是指NECL。 ECL分类：
ECL/PECL/LVPECL逻辑的优点：
1. 输出阻抗低(6~8ohm)，输出阻抗高(可以看作无穷大)，所以驱动能力特别强，它可以驱动50~130ohm特征阻抗的传输线而交流特性并没有明显的改变。由于驱动能力强，所以支持更远距离的传输，所以背板走线或长线缆传输基本上都使用ECL逻辑。
2. ECL器件对电压和温度的变化不如TTL和CMOS器件敏感，ECL时钟驱动器产生的各路时钟的并发性更好，skew更小。
3. 相对于同为差分信号的LVDS，ECL支持的速率更高，受工艺的限制，LVDS的逻辑很少有高于1.5GHz的应用，而ECL可以应用高于10GHz的场合，可以说，高于5GHz的场合，基本上是ECL和CML的天下。在所有的数字电路中，ECL的工作速度最高，其延时小于1ns，在中小规模集成电路，高速，超高速数字系统和设备中应用
4. 对传输线阻抗的适应范围更宽。LVDS属于电流型驱动，其终端的100ohm匹配电阻兼有产生电压的功能。因此，为了不改变信号的摆幅，终端电阻的阻值必须取100ohm，为了保证较好的信号完整性，LVDS的传输线阻抗也必须精确控制在50ohm，否则容易产生反射等SI问题。 ECL/PECL/LVPECL逻辑的缺点：
跟它的优点一样，ECL的缺点也很明显，那就是功耗大，噪声容限小，抗干扰能力弱。ECL电路的逻辑摆幅只有0.8V，直流噪声容限只有200mV。可以说，ECL的高速性能是用高功耗、低噪声容限为代价换来的。 PECL的标准输出负载是50ohm至VCC-2V的电平上，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-的输出电流为14mA。 PECL的输出电路结构：
PECL的输入是一个具有高输入阻抗的差分对，该差分对的共模电压需要偏置到VCC-1.3V，这样允许的输入信号电平动态最大。有的芯片在内部已经集成了偏置电路，使用时直接连接即可，有的芯片没有加，使用时需要在芯片外部加直流偏置。
PECL的输入电路结构：
PECL的逻辑电平指标：
百度“LVPECL EML 电平标准 书”有很多介绍
数字逻辑电路基础知识整理(属于个人笔记)_百度文库
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