发布时间 : 星期一 文章《计算机组成原理》课程习题答案_秦磊华2011-9-8更新完毕开始阅读
《计算机组成原理》习题答案 （秦磊华）
由于RAID1的读性能优于写性能，因此，RAID1主要应用于对数据的可用性要求高，且读操作所占比重较高的场合。 RAID2具有如下技术特点：
① 条带容量小，按位交叉存储，因此每个I/O请求都会访问到多个磁盘，导致I/O响应速度慢；
② 每个I/O请求都会访问到多个磁盘；对于单个读，所有磁盘同时读取，数据和相应的纠错码被送至控制器，若出现一位错，则由控制器立即识别并纠正。对于单个写，所有数据盘和校验盘都要进行写操作；
③ 采用海明校验，具有纠错和检错功能，数据的可靠性高；但控制复杂； ④ 冗余存放校验位，其数量与使用的数据盘的数量成正比；
⑤ 由于按位存取，在I/O过程中所有磁盘上的磁头在任何时刻都处于同一位置，具有空间并行处理能力，数据传输率高。
受成本的影响，目前RAID2很少被使用。 RAID 3的技术特点与RAID2类似,不同点主要有两方面，其一是采用奇偶校验而不是海明校验，其二是校验盘只有一个，磁盘的利用率高。 RAID4的技术特点如下：
① 采用大条带区，I/O请求响应速度快，但数据传输率不高； ② 采用奇偶校验技术； ③ 各盘采用独立存取技术； ④ 磁盘利用率高；
⑤ 校验盘成为写访问的瓶颈。 RAID5具有如下技术特点：
① 采用大条带区，I/O请求响应速度快； ② 采用奇偶校验技术； ③ 各盘采用独立存取技术；
④ 校验信息在不同磁盘中循环存放，克服了RAID4中校验盘成为写瓶颈的不足； ⑤ 磁盘利用率高。
可以认为RAID5是对RAID4的改进，对大、小数据的读/写都具有较好的性能，具有比较广泛的应用。
RAID 6采用了按块交叉存放和双磁盘容错技术，相对RAID 5而言，其缺点是在组成中增加了一个磁盘，而且每次写都要进行P和Q两种校验以形成两个奇偶校验块。 10)说明磁表面存储器记录二进制信息的基本原理。
答：磁表面存储器利用磁性材料剩磁的两种磁化方向(S-N或者N-S)来记录信息。 写入信息时，在读／写线圈中通上脉冲电流（电流的方向不同，则写入的信息不同），磁头气隙处的磁场把它下面一小区域的磁层向某一方向磁化（S—N或 N—S），形成某种剩磁状态，因而记下一位二进制信息。磁层上这个被磁化的小区域，称为磁化单元。随着磁层的运动，读／写线圈中的一串电流脉冲，就会在磁层上形成一串磁化单元。
读出时，某一磁化单元移动到磁头处，在磁层与磁头交链的磁路中磁通发生变化，于是在读／写线圈中感应出不同方向的电流，经读出放大器放大和整形之后，还原出写入的信息。 11)主存与磁盘存储器在工作速度方面为何采用不同的参数指标？后者采用哪几个指标表明其工作速度？为什么？
答：因为两种存储器的存储数据的原理不同，所以不能采用同一种技术指标。磁盘存储器采用平均定位时间（寻道时间+等待时间）和数据传输速率两个指标表明工作速度。
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《计算机组成原理》习题答案 （秦磊华）
4.3 对于32K字容量的存储器，若按字编址，字长16位。其地址寄存器应是多少位？数据寄存器是多少位？
解：该存储器的寻址空间为：32K*8位/16位=16K字 地址寄存器的位数为：14位
数据寄存器的位数和字长相等为16位
4.4 用4片32K×8位SRAM存储芯片可设计哪几种不同容量和字长的存储器？画出相应设计图并完成与CPU连接。
解：可设计字长为8位，容量为128K的存储器：
。 译 A16 。 码 A15 。 器 。 CPU 10 00 01 11 CS CS CS A14 32K×8 32K×8 32K×8 WE WE WE A0
WE
D0~D7
数据总线
可设计字长为16位，容量为64K的存储器：
译
。 A16 码
。 器 CPU0
CS A15 CS
32K×8 32K×8
WE A1 WE
WE
D0~D15
数据总线
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CS 32K×8 WE ....... 1 CS CS 32K×8 32K×8 WE WE 《计算机组成原理》习题答案 （秦磊华）
可设计字长为32位，容量为32K的存储器： 0
CPUCS CS CS 32K×8 CS A16 32K×8 32K×8 32K×8 WE WE WE WE A2
WE
D0~D31
数据总线
4.5 用32K×8位RAM芯片和64K×4位ROM芯片，设计256K×8位存储器。其中，从30000H到3FFFFH地址空间为只读存储区，其它为可读、可写存储区。完成存储器与CPU连接。
解：只读区域的地址空间为:30000H-3FFFFH,为64K,需要64K×4位ROM芯片2 片，需要32K×8位RAM芯片的片数为：256K-64K/32K=6片
设计如下：存储器的0000H-2FFFFH存储空间为RAM芯片，也就是32K×8位RAM芯片6 片，采用字扩展连接。存储空间30000H-3FFFFH使用64K×4位ROM芯片2片，采用位扩展方式连接。
数据线条数为8条：D0-D7。
地址线的条数为18条：A1-A18，其中A18-A16为片选信号的输入端。 设计图如下:
A18 译
A17 ? 码
A16 器
CPU 000 001 010 110或111 011 101 100
CS A15 CS CS CS CS CS CS CS
64K×4 32K×8 32K×8 32K×8 32K×8 32K×8 64K×4 32K×8
ROM RAM RAM RAM RAM RAM ROM RAM
WE A1 WE WE WE WE WE WE
WE
D0~D7
数据总线
4.6某计算机字长16位，主存容量128KW，请用16K×8位的静态RAM芯片和32K×16位的ROM芯片，为该机设计一个主存储器。要求18000H~1FFFFH为ROM区，其余为RAM区。画出存储器结构及其与CPU连接的框图。
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解：设计如下：通过简单的计算可知：
地址空间00000H-18000H都是RAM区域（共96KW） 地址空间18000H-1FFFFH为ROM区域（共32KW） 故共使用16K×8位的静态RAM芯片12片 使用32K×16位的ROM芯片1片 数据线条数为16条：D0-D15。
地址线的条数为17条：A1-A17，其中A17-A15为片选信号的输入端。 设计图如下：
A17 译
A16 码
A15 器
CPU101 011 100 001 010 000
CS CS CS CS CS A14 CS CS CS CS CS CS CS 16K×8 16K×8 32K×8 16K×8 16K×8 16K×8 16K×8 16K×8 16K×8 16K×8 16K×8 16K×8 RAM RAM RAM RAM RAM RAM RAM RAM RAM RAM RAM RAM WE WE WE WE WE A1 WE WE WE WE WE WE WE WE
D0~D15
数据总线
4.7 假设 CPU 有16根地址线，8根数据线，并用 MREQ作为访存控制信号（低电平有效），用W/R做读/写控制信号（高电平为读，低电平为写），主存地址空间分配如下:
6000H - 67FFH 为系统程序区 6800H - 6BFFH 为用户程序区
现有下列存储芯片：1K*4位RAM，4K*8位RAM，8K*8位RAM，2K*8位ROM，4K*8位ROM，8K*8位ROM及译码器和各种门电路，设计该机的主存系统,并画出CPU与存储器的连接图。 本题略
4.8 用64K×1位的DRAM芯片构成1M×8位的存储器，若采用异步刷新，若每行刷新间隔不超过2ms，则产生刷新信号的间隔是多少时间？若采用集中刷新方式，则存储器刷新一遍最少用多少个读写周期？CPU的死时间为多少？（假定存储器的读写时间为0.5?s）
解：64K×1位的DRAM芯片的排列方式为256行*256列，该存储器中有64K×1位的DRAM芯片128片刷新信号的产生间隔为2ms. 将2ms分成256个小段（因为DRAM按行刷新），每个时间段为：7.8125?s,将其中最后0.5?s用于刷新DRAM的一行，即产生刷新信号的时间间隔为7.8125?s.
若采用集中刷新,存储器刷新一遍至少需要256个读写周期,CPU的死时间是256?0.5?s=128?s
则刷新信号的间隔是0.03?s
4.9某动态RAM芯片，容量为64K?1位，除电源线、接地线和刷新线外，该芯片的最小引脚
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? 110或111 CS 32K×16 ROM .......