发布时间 : 星期六 文章江南大学计算机组成原理考试范围更新完毕开始阅读
17、流水线处理器可处理指令流水和运算流水，其实质是并行处理，以提高机器速度。 18、在CPU中保存当前正在执行的指令的寄存器是指令寄存器IR，保存下一条指令地址的寄存器是程序计数器PC，保存CPU访存地址的寄存器是存储器地址寄存器MAR。
19、控制器中CU是提供完成机器全部指令功能的微操作命令序列的部件，它可采用组合逻辑设计或微程序设计方法实现。
20、任何指令周期的第一步必定是取址周期。
21、在指令周期中是否有间址周期由指令的寻址特征指出是否有间址寻址决定。
22、取指令过程是由程序计数器PC给出现行指令地址，然后送至存储器地址寄存器MAR，经地址线从存储器读出，经数据线送至CPU中的存储器数据寄存器MDR，最终送至指令寄存器IR。
23、一个五级流水的处理器，当任务饱满时，它处理10条指令的加速比是3.6。 时间单元 | | | | | | | | | | | | | | | | | | | | |
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
指令1 | | | | | | 指令2 | | | | | | 指令3 | | | | | | 指令4 | | | | | | 指令5 | | | | | | 指令6 | | | | | | 指令7 | | | | | | 指令8 | | | | | | 指令9 | | | | | | 指令10 | | | | | |
设处理器处理1条指令需5个时间单位。若不采用指令流水，则处理器处理10条指令需要5*10=50个时间单位，若采用五级流水的处理器，由上图可以看出只需要5+(14-5)=14个时间单位，所以加速比=50/14≈3.57
24、一个五级流水的处理器，共有12条指令连续输入此流水线，则在12个时钟周期结束时执行完8条指令。
由上题的图可知，前5个时钟周期执行完1条指令，以后的7个市州周期每个周期执行完1条指令，所以12个时钟周期结束时共执行完1+7=8条指令。
25、在一个有四个过程段的浮点加法器流水线中，假设四个过程段的时间分别是T1=60ns、T2=50ns、T3=90ns、T4=80ns。则加法器流水线的时钟周期至少为90ns。如果采用同样的逻辑电路，但不是流水线方式，则浮点加法所需的时间为280ns。
流水线的时钟周期取时间最长的过程段的时间
26、流水线中的多发技术包括超标量技术、超流水线技术和超长指令字技术。
27、在流水线的多发技术中，超流水线技术在原来的时钟周期内，功能部件被使用多次。 28、超标量技术在每个时钟周期内可同时并发多条独立指令，处理器中需配置多个功能部件和指令译码电路，以便同时执行多个操作。
29、在流水线的多发技术中，超长指令字技术对编译器的要求更高，因为在一个时钟周期内，虽然执行一条指令，但要求各个功能部件之间不允许有数据相关。
30、流水CPU是以时间并行性为原理构造的处理器。目前高性能的微处理器无一不采用流水技术。
31、影响流水线性能的因素主要反映在访存（或硬件资源）冲突、数据相关和控制相关。 32、在流水线中，相关问题是指程序的相近指令之间出现某种关联，它主要包括控制相关和数据相关。
33、当出现条件转移指令（或分支指令）时，便发生了控制相关。
34、数据相关发生在一条指令需用到前面指令的执行结果，而这些指令均在流水线中重叠执行，还未得出结果时，它又分读-写相关、写-读相关和写-写相关。
35、若采用硬件向量法形成中断服务程序的入口地址，则CPU在中断周期完成保护程序断点、硬件关中断和向量地址送至PC操作。
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36、若采用软件查询的方法形成中断服务程序的入口地址，则CPU在中断周期完成保护程序断点、硬件关中断和中断识别程序入口地址送至PC操作。
37、中断判优可通过硬件排队和软件排队（编程）实现，前者速度更快。 38、中断服务程序的入口地址可通过硬件向量法和软件查询法寻找。
39、在硬件向量法中，可通过两种方式找到服务程序的入口地址，一种是在向量地址的存储单元中，存放一条无条件转至入口地址的指令，另一种是在向量地址的存储单元中，直接存放入口地址，形成一个向量地址表。
40、某机有四个中断源，优先顺序按1->2->3->4降序排列，若想将中断处理次序改为3->1->4->2，则1、2、3、4中断源对应的屏蔽字分别是1101、0100、1111和0101。 这题和第八章的选择题21题类似 中断源 屏蔽字 1 2 3 4 1级 1 1 0 1 2级 0 1 0 0 3级 1 1 1 1 4级 0 1 0 1 屏蔽字的含义：“1”代表可以屏蔽，“0”代表不可以屏蔽，“1”或“0”所在的位置代表可以或不可以屏蔽的中断的级数。
例如在本题中，已知修改后的优先级顺序为3->1->4->2，则3的优先级最高，可以屏蔽其它所有的中断，则3的屏蔽字为1111；1的优先级第二高，则1可以屏蔽除了3（在第3位）外的所有的中断，则1的屏蔽字为1101；同理可得到其它中断的屏蔽字。
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三、应用题：【40分，5个，每个8分；第四章16分（一题是书上课后题，一题在习题集上），第六章8分（是书上课后题），第七章8分（是书上例题），第八章8分（在习题集上）】
第四章 存储器（16分）
（要考书上课后习题一题和习题集上的一题，我找的都是书上他讲过的课后题和作业题，习题集上的题目题型和书上的应该是一样的吧）
6、某机字长为32位，其存储容量是64KB，按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。
解：存储容量是64KB时，按字节编址的寻址范围就是64KB，则按字寻址范围=(64K*8)/32=16K字；
按字编址时的主存地址分配图如下： 字地址 HB（即高位）———————字节地址————————LB（即低位） 0 0 1 2 3 4 4 5 6 7 ?? ?? ?? ?? ?? 65532 65532 65533 65534 65535 7、一个容量为16K*32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？
1K*4位，2K*8位，4K*4位，16K*1位，4K*8位，8K*8位 解：16K=2，则地址线为14根，则地址线和数据线的总和=14+32=46根； 各需要的片数为：
1K*4位：（16K*32）/（1K*4）=128片； 2K*8位：（16K*32）/（2K*8）=32片； 4K*4位：（16K*32)/（4K*4）=32片； 16K*1位：（16K*32）/（16K*1）=32片； 4K*8位：（16K*32）/（4K*8）=16片； 8K*8位：（16K*32）/（8K*8）=8片。
12、画出用1024*4位的存储芯片组成一个容量为64K*8位的存储器逻辑框图。要求将64K分成4个页面，每个页面分16组，指出共需多少片存储芯片。
解：设采用SRAM（静态随机存储器）芯片，总片数=（64K*8位）/（1024*4位）=128片 由题意可知，页面数为4，则每个页面的页面号用二进制表示为00、01、10、11，所以页面号为2位；
每个页面分16组，则每个组的组号用二进制表示为0000~1111，所以组号为4位；
已知将64K（其实这里的64K指的是64K个存储字，新的存储器的存储字长为8位）分成4个页面，每个页面分16组，则每组大小为64K/(4*16)=1k字（每字8位），即2字，所以组内地址为10位；
每个组大小为1K字，存储字长为8位，则每组大小为1K*8位，存储芯片大小为1024*4位，所以组内片数=（1K*8）/（1024*4）=2片。 所以地址分配表为： 页面号 组号 组内地址 2 4 10 组逻辑图如下：（位扩展）
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10
14
1K×8
A9~0 1K×4 1K×4 -WE SRAM SRAM
-CSi
D7 D6 D5 D4 D3 D2 D1 D0
页面逻辑框图：（字扩展）
16K×8
-CS0
1K×8（组0）
A10 -CS1
1K× 8（组1）
A11
A12 组 -CS2 译 1K×8（组2） A13
码
器 4:16 ………………
-CS15
1K×8（组15） G
A9~0 -WE -D7~0 CEi
存储器逻辑框图：（字扩展）
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