发布时间 : 星期四 文章VHDL习题 - 图文更新完毕开始阅读
b= #10 1’b1; c= #5 1’b0; d= #20 {a,b,c}; end (2) initial begin
a=1’b0; #0 c=b; end initial begin
b=1’b1; #0 d=a; end (3) initial begin x=1’b0; fork
#5 y=1’b1; #10 z={x,y}; join
#20 w={y,x}; end (4)
九．设计一个带有同步清零端的下降沿触发的D触发器，只能使用行为语句。（清零端高电
平有效，在时钟下降沿执行清零操作）
十．四位脉动进位计数器由下降沿触发的T触发器组成的，每个T触发器由带复位端
（reset=1时复位）的下降沿触发的同步D触发器以及反相器构成，如图所示。（第14周实验）
q0
q1
T触发器 q T触发器 q q2
q3
clock T触发器 q T触发器 q reset
图1 四位脉动进位计数器
q clock q d D触发器 reset 图2 T触发器
十一． 带有延迟的RS锁存器如下图所示，写出其带有延迟的verilog门级描述。编写其
激励模块，根据下面的输入-输出关系表对其功能进行验证。
reset #1 q set #1 qbar
set reset qn+1 0 0 1 1 0 1 0 1 qn 0 1 ？
十二． 分别采用门级和数据流描述的方式建立D触发器模块
十三． 设计一个周期为40个时间单位的时钟信号，其占空比为25%，使用always和initial
块进行设计。在仿真时刻0时初始化为0. 十四． 使用if-else语句设计四选一多路选择器
十五． 四位脉动全加器由四个1位全加器组成，写出四位脉动全加器的代码。
十六． 设计一个带清零端和计数使能端的4位二进制计数器，其中清零端低电平有效，计
数使能端高电平有效，并利用时钟的下降沿触发。（第17周实验）
十七． 设计一个字节（8位）比较器。要求：比较两个字节的大小，如a[7:0]大于 b[7:0]
输出高电平,否则输出低电平。（第17周实验）
十八． 用for循环实现统计输入信号中 1 的个数，输入信号为16位二进制数，输出信号
为5位二进制数。（第18周实验）