发布时间 : 星期五 文章一位全加器版图设计与模拟更新完毕开始阅读
西北工业大学明德学院本科毕业设计论文
连和接触孔的位置。
2.3 版图验证
2.3.1 LVS验证
1、LVS 工作原理和基本流程
LVS全称Layout Versus Schematics， 是 Dracula 的验证工具，用来验证版图和逻辑图是否匹配。LVS 在晶体管级比较版图和逻辑图的连接性，而且输出所有不一致的地方。Dracula 从图形系统中产生版图数据。Dracula 把 GDS2 格式的 Layout 文件转换为 Layout 网表，LOGLVS，Dracula网络编辑器，将 Schematic 或 CDL 描述的门级和晶体管级的网表转化为 LVS 网表。LVS 能够把每一个网络转化为一个电路模型。从一个电路的输入和输出开始，LVS 跟踪两种电路模型。Dracula 利用启发式每一次搜索电路的一步。首先，LVS 跟踪I/O 模型，然后搜索要求最少回溯的路径。当 LVS 在跟踪的过程中检测到匹配的话，Dracula 就给这个匹配的器件和节点一个匹配的标识。当 LVS 检测到一个不匹配，它就停止在那个搜索的路径。如果 LVS 指定了所有的器件和给出了一个匹配的标识的话或者在搜索路径上没有一致的地方的话，LVS 会考虑到这两个模型的连续性。当 Dracula 检测到不一致的地方，它会以输出列表和图表形式表示出来。除了比较两个网络，LVS 也比较器件的衬底类型（在 COMS 电路中 NMOS 和 PMOS）和一些器件参数。 2、LVS 工具包括下列的检查
1) 版图与版图
版图与版图（LVL）是 LVS 的一部分，它是用来比较器件级或门级两个相似版图的数据库，从而报出在互连关系和器件参数方面不一致的地方。
2) 逻辑与逻辑
逻辑与逻辑（SVS）是 LVS 的一部分，它是来比较两个逻辑图的。 3) 版图与逻辑
版图与逻辑(LVS)是用来确认版图和逻辑图是否一直工作。LVS 比较版图和逻辑图在晶体管级的连接是否正确，并以报告的形式列出差异之处。
LVS 的错误类型
18
西北工业大学明德学院本科毕业设计论文
LVS 的错误类型大体分为两类：不一致的点和失配器件。不一致点可分为节点不一致和器件不一致。节点不一致是指版图和逻辑图中各有一节点，这两个节点所连器件的情况相似，但是又不完全相同。器件不一致是指版图和逻辑图各有一器件，这两个器件相同，所连接的节点情况很相似，但又不完全相同。失配器件是指所有的器件在逻辑图中有而在版图中没有，或在版图中有而在逻辑图中没有。具体来讲，LVS 的错误类型有以下十五种： 1、匹配的节点上没有器件； 2、匹配的器件上有不匹配的节点； 3、器件不匹配；
4、匹配的节点上有多余的版图器件； 5、匹配的节点上有多余的线路图器件；
6、匹配的节点上有非匹配的版图和线路图器件； 7、其他不匹配的版图器件； 8、其他不匹配的线路图器件；
9、器件的类型（N 型和 P 型，多晶电阻或扩散电阻）不匹配； 10、器件得尺寸（W 或 L）不匹配； 11、 MOS 可逆性错误； 12、衬底连接不匹配；
13、器件的电源连接不匹配（多电源供电的情况）；
14、简化多个 MOS 拼接为单个 MOS 时出错（与 LVSCHK 中命令得 K 选项有关）；
15、过滤多余的器件出错（与 LVSCHK 中命令的 F 选项有关）。
LVS 错误既指单个器件、单个节点，又指组合结构（子电路）。不匹配的子电路（子电路中有多个器件和节点）往往只是其中的一个和几个节点或器件不匹配，并不是所有的都不匹配。与一个不匹配点关联的一切器件和节点都作为错误的个数，LVS 报告文件里分别列出了每一个不匹配点。错误报告与人们通常的理解有出入，例如：两根信号线调换了位置，按常理来说，只能算一个错误，但 LVS 报告有两个错误。 2.3.2 DRC验证
19
西北工业大学明德学院本科毕业设计论文
由于绘制的图样是要制作集成电路的光罩图样，必须配合设计规则绘制图层，才能确保流程时的效率。选择Tools—DRC 命令，打开Design Rule Check对话框，选中Write errors to file复选框将错误项目纪录到Cell0.drc文件或自行取文件名，若单击“确定”按钮，则进行设计规则检查。进行设计规则检查的结果发现有两个错误，单击“确定”按钮后，可选择Tools—Clear Error Layer 命令清除错误符号，或利用按钮清除。
表2-1典型设计规则
1）有源区 N区 5um P区 10um 2）多晶硅栅宽度（即MOS管沟道长度） 2um 3）N-Select to Active 2um 4）Poly to Active Spacing 1um Poly to Poly Spacing 2um Poly Contact Exact Size 2um Poly Minimum Width 2um 5）Active to Active Spacing 3um Active Contact to Gate Spacing 2um 6）Via Exact Size 2um Metal1 Overlap of Via 1um Via to Poly Contact Spacing 2um Via to Poly Spacing 2um
如果符合规则，则如图2-8所示：
图2-8 符合设计规则的DRC验证
20
西北工业大学明德学院本科毕业设计论文
如果不符合规则，则如图2-9所示：
图2-9 有规则错误的DRC验证图
若出现错误,查找范例设计规则内容, 打开Setup Design Rules对话框(或单击按钮)，再从其中的Rules list 列表框中选择选项来观看该条设计规则的设定并修改,直到无DRC错误为止。
2.3.3 ERC验证
电学规则检查(ERC)主要检测电路中的节点连接错误并进行天线规则检查。由于许多节点连接错误在做LVS检查的时候也可以被查到，所以在实际应用中ERC检查是可选的，有些设计规则工具直接将ERC检查工具嵌入在DRC检查工具之中，作为一个可供选择的选项出现。电学规则检查的内容主要有以下五种。 1、天线规则检查
天线效应：指的是在集成电路芯片中，一条条金属线就像一根根天线，当芯片中有游离的电荷时，“天线”就会将这些游离的电荷收集起来，收集的电荷数量与天线长度成正比。当收集的电荷达到一定数量的时候，就会产生放电现象，放电会造成集成电路器件的损坏，而最容易被损坏的就是栅氧化层。 2、非法器件检查
非法器件通常指的是源极接地的PMOS晶体管或源极接电源的NMOS晶体管。
21