发布时间 : 星期日 文章数字电路第七章答案 - 图文更新完毕开始阅读
要情况大致估计确定。PAL器件的型号很多，它的典型输出结构通常有四种：
（1）专用输出结构； （2）可编程I/O结构；
（3）寄存器型输出结构； （4）带异或门的寄存器输出结构。
一些PAL器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。如由8个寄存器型输出结构组成的PAL器件命名为PAL16R8，由8个可编程I/O结构组成的PAL器件则命名为PAL16L8。
1
B1 ?
19
F1 2 A2 18
A1 3 B2 ? 17
F2
4
A3 ?
16
F3
5
B3 ?
15
F5 6 A5 ? 14 F4 7
B5
13 8 A4 12 9 B4 图7-43 PAL16L8实现习题7-17的阵列图
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习题7-17 用PAL16L8实现
F1 = A1·B1 F2 = A2 + B2 F3 = A3 + B3 F4 = A4⊕B4 F5 = A5⊙B5 解：实现F1、F2、F3、F4、F5PAL16L8阵列图如图7-43所示。
习题7-18 用PAL16L8实现三位格雷码至二进制码的变换。 解：从略
习题7-19 试用PAL16L8分别实现三位多路表决器和三位二进制数乘方电路。 解：（1）设三位多路表决器的输入为A1、A2、A3分别分配到PAL16L8的1、2、3引脚，F1作为表决器的输出，分配到19引脚。真值表如表7-15所示。
表7-15 表决器和乘方电路真值表 A1 A2 A3 B1 B2 B3 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 F1 F2 F3 F4 F5 F6 F7 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 0 1 0 1 1 0 0 1 1 1 0 0 1 0 0 1 1 1 0 0 0 1 F1卡诺图如图7-44所示和公式如下： A2 A3 A1 00 01 11 10 0 0 0 1 0 F1 = A2A3 + A1A3 + A1A2
1 0 1 1 1 图7-44 F1卡诺图
（2）设三位二进制乘方电路的输入为B1、B2、B3分别分配到PAL16L8的4、5、6引脚。F2 、F3 、F4 、F5 、F6 、F7作为乘方器的输出，分配到18、17、16、15、14、13引脚。F2 、F3 、F4 、F5 、F6 、F7卡诺图如图7-45所示和公式如下： B2 B3 B2 B3 B1 00 01 11 10 B1 00 01 11 10
0 0 0 0 0 1 0 0 1 1 B2 B3 B1 00 01 11 10 0 0 0 0 0 1 1 1 1 0 F3 = B1B3 +B1B2 B2 B3 B1 00 01 11 10 0 0 F2 = B1B2
0 0 0 1 0 1 0 1 0 0 F4 = B1B2B3 +B1 B2B3
B2 B3 B1 00 01 11 10 0 0 1 1 0 0 0 1 F5 = B2B3 B2 B3 B1 00 01 11 10 0 0 0 0 0 0 0 1 0 0 0 0 F6 = 0
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1 1 0 1 0 1 1 0 F7 = B3
图7-45 习题7-19 F2、F3、F4、F5、F6、F7卡诺图
PAL16L8实现习题7-19的阵列图如图7-46所示。
1 A1 ? ? ?? ?? 2 A2 ? 19 F1 ? ? ? 18 F2 3 A3 ? ? ? ? 17 F3 4 B1 ?? ? ? 16 F4 5 B2 ? ? ? 15 F5 6 B3 ? 14 F6 7 ? ? 13 F7 8 12 9 11 图7-46 PAL16L8实现习题7-19的阵列图
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习题7-20 试用8个寄存器输出结构组成的PAL16R8设计四位可逆计数器。 解：此题只给解题步骤： （1）写出真值表； （2）选触发器；
（3）写出激励方程、驱动方程和输出方程； （4）为PAL16R8锁定管脚、编程。
习题7-21 试述PAL和GAL在结构上的不同之处。
答：通用阵列逻辑GAL是在PAL基础上发展起来的一种具有较高可靠性和灵活性的新型可编程逻辑器件，它采用E2CMOS工艺和灵活的输出结构，能将数片中小规模集成电路集成在芯片内部，并具有电擦写反复编程的特性。在基本阵列结构上仍是与阵列可编程，或阵列固定的PAL结构。与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（Output Logic Macro Cell），适当地为输出逻辑宏单元进行编程，GAL就可以在功能上代替前面讨论过的PAL的四种输出类型及其派生类型，为在同一片GAL中，实现组合逻辑电路和时序逻辑电路的分块设计提供了方便。GAL和PAL在结构上的区别见图7-47所示。图中虚线框外是GAL和PAL 两种结构都具有的输入电路和与阵列。上面虚线框内是PAL的或阵 输出函数 或门输出乘 积阵列 电路 项
互补 PAL结构
输入信号 输入与门输出 GAL结构
阵列 电路 函数
输入 可灵活编程
反 的输出逻辑乘 宏单元馈信积
（OLMC）和 项 输号
或阵列结构
入
图7-47 PAL和GAL基本结构的比较框
列和输出电路，输出电路的结构是随着芯片的选定而确定；下面虚线框内是GAL的输出逻辑宏单元，它包括或阵列结构和输出结构，输出结构的类型依赖于设计者的编程来确定。
习题7-22 简述GAL的输出逻辑宏单元OLMC有哪几种组态及其特点。
答：输出逻辑宏单元由对AC1(n) 和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态：专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。前三个是组合组态，后两个是时序组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。
习题7-23 用一片GAL16V8设计一个0～7位可调延时器，延时器电路图如图7-48所示。 解：显然输入是4位S1、S2、S3和Sin，输出是1位D0，而中间传递结果有6个Q1、Q2、Q3、Q4、Q5、Q6和Q7。
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