发布时间 : 星期六 文章数字电路第七章答案 - 图文更新完毕开始阅读
自检7-9 试用可编程阵列PLA实现图7-59所示电路的功能。 & ≥1 F1
A ≥1 & B
=1 F2 C
图7-59 自检7-10电路图
自检7-10 四位移位寄存器电路如图7-60所示。试用PLA及D触发器实现这一电路的功能，要求画出PLA的阵列图。
Q Q Q Q Q Q Q Q
4 3 2 1 D D D D RD CP ≥1 ≥1 ≥1 ≥1
& & & &
& & & 1
M
A B C D
图7-60 自检7-10四位移位寄存器电路图
自检7-11 现有A、B、C三台设备，其功率均为10kW，由F1、F2两台发电机组供电，已知F1功率为10kW，F2功率为20kW，为节省电能，试根据投入运行的设备数，用可编程逻辑阵列PLA设计一个控制电路以决定发电机组的启停。
（1） 列真值表；
（2）列控制电路的输出函数表达式； （3）画出PLA阵列图。
自检7-12 试用触发器和PLA组成可编程逻辑阵列式的计数器及译码电路（高电平输出有效）。
（1） 设计五位扭环行计数及译码电路。设Q4Q3Q2Q1Q0=00000为十进制数0。 （2） 若PLA输出a～h经八个同相缓冲驱动器与发光二极管数码管连接，问数码管应选用共阳极还是共阴极，才能显示数码？
自检7-13 试用ROM设计下面组合逻辑电路，已知函数F1～F4，并画出相应的电路。 F1（A，B，C，D）= AB + BD + ACD + BCD F2（A，B，C，D）= AD + BCD + ABCD
F3（A，B，C，D）= ABC+ ACD + ACD + ABC F4（A，B，C，D）= AC + AC + B + D
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自检7-14 设计一个用ROM实现的电路，判断一个四位二进制数D3D2D1D0的状态。 （1）是否能被3整除：被3整除时，输出Y1=1。 （2）是否大于12：大于12时，输出Y2=1。 （3）是否为奇数：为奇数时，输出Y3=1。
（4）是否有奇数个1：有奇数个1时，输出Y4=1。
自检7-15 用EPROM设计序列信号发生器。假设实现的序列信号如图7-61所示。
0 1 2 3 4 5 6 7 8
F4
F3 F2
F1
图7-61 自检7-15给定电路序列信号图
二、自检习题答案
自检7-1 答：RAM为随机读写存储器，可随时从内存中读出数据，也可随时将数据写入内存中某个单元。通常包括地址译码器、存储矩阵和输入/输出电路三部分。静态存储单元由单元中的触发器保存信息，读出过程不影响单元中存储的内容。动态存储单元利用MOS管栅极电容保存信息，需要定时刷新。
自检7-2 答：（1） a. 8根 b. 12根。
（2） a. 2048个地址 b. 8个。
（3） a. 1024个 b. 4个 c. 8个。 自检7-3 答：（1） 六输入或非门64个。
（2） 行译码器：四输入或非门16个；列译码器：二输入或非门4个。 （3） 行、列译码器各应有三输入或非门8个。
（4） 最后一个方案最佳，因为用的或非门最少，且输入端个数最少。 自检7-4 答：（1） 错：FPGA是现场可编程门阵列。
（2） 错：PLA实现逻辑函数时，要求进行简化。 （3） 错：PAL器件仅对与阵列进行编程。 （4） 对。 （5） 对。
自检7-5 答：由于只是做移位寄存器，CLB本身的查找表足以完成控制函数的要求，所以一个CLB可以完成2个移位寄存器。12位移位寄存器可以用6个CLB，16通路12位移位寄存器用16×6（96）个CLB。
自检7-6 答：SIMOS的浮栅到衬底的距离大约200埃，当向浮栅注入电子之后，去掉编程电压，浮栅上的电子无泄放回路，即使反向加电压也不行。要想浮栅上的电子去掉，必须紫外线照射。而Flash的浮栅到衬底的距离大约100埃，当向浮栅注入电子之后，去掉编程电压，浮栅上的电子无泄放回路，但反向加电压后可以放掉浮栅上的电子，并且由于漏、源的
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不对称性，使得快速分级扩散。
自检7-7 解：计数器的状态转换如表7-16所示。输出函数F的逻辑表达式为 F（Q2，Q1，Q0）=m1+m3+m4+m6+m7，波形图如图7-62所示。
表7-16 真值表 Q2 Q1 Q0 CP 被选中的ROM字线 m0 0 0 0 0 CP m1 1 0 0 1 m2 2 0 1 0 F m3 3 0 1 1 m 4 1 0 0 4 m5 图7-62 自检7-7波形图 5 1 0 1 m 66 1 1 0 m7 7 1 1 1
自检7-8 答：从电路的结构可知，门G1～G5为读出、写入的控制部分，门G6，G7和MOS管T1，T2组成三态输出，为读出数据通道，而门G9～G14为写入数据通道。
在CS=0条件下，R/W的状态将决定G2，G3哪个门开。
当R/W=1时，G2开，输出为1，G3关，输出为0，于是G4输出为0，G5输出为1。G4
输出0使G6，G7中有一个处于开的状态。如D=0（D=1），则G8输出1，G7关，G6开，使T1截止，T2导通，I/O=1，即内存单元的内容送往I/O线，I/O状态同D的状态。因为G5输出为1，故G11，G12关，即I/O向内存单元传送数据的通道被切断，这种情况称为读出。
当R/W=0时，G3开，G2关。G5输出为0，G4输出1，G6，G7被关，内存向I/O线传送数据的通道被切断，而G11，G12中有一个处于开的状态。当I/O=0时，G11关，G12开，D=0；当I/O=1时，G11开，G12关，D=1，I/O单元向内存传送数据。这时称为写入。
在CS=1条件下，G3，G2都被关闭，G4 ，G5输出均为高，门G6，G7和G11，G12全关，即I/O线和内存单元传送数据的通道均被切断，不能进行读出和写入的操作。
根据以上分析可知，读、写控制电路读出和写入的条件是： 读操作： CS=0 R/W=1 写操作： CS=0 R/W=0 自检7-9 解：根据图7-59所示电路，可得
F1 = A + B +C
F2 = ABC + AC + BC
由此可得图7-59所示电路功能的PLA逻辑阵列图，如图7-63所示。
自检7-10 解：此题给出的电路是由D触发器和门电路组成，具有并行输入及串行输入左移位功能的4位移位寄存器，要求利用PLA和D触发器实现这一电路功能。 （1）依照图7-60所示电路可得出：
D4 = AM + MQ3 D3 = BM + MQ2 D2 = CM + MQ1 D1 = DM
当M = 0时，并行输入数据信号ABCD。 当M = 1时，左移位操作。
（2）现以寄存器功能选择信号M，并行输入数据信号A，B，C，D及触发器状态信号Q4，Q3，Q2，Q1作为PLA输入构成与阵列；并以各触发器的激励函数作为PLA的输出构成其或阵列，再与各触发器相连接，即可做出PLA的阵列图如图7-64所示。
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A × B × C × × × × × × 与阵列
× × × × × × × F1 × F2
或阵列 图7-63 自检7-9PLA阵列图
A B C D M M Q1 Q2 Q3
× × × × × × × × × × × × × × × × D Q 4 Q × × D Q 3 Q × × D Q 2 Q × D Q 1 Q CP RD 图7-64 自检7-10的PLA阵列逻辑图
自检7-11解： （1） A、B、C工作时为1，停止时为0；发电机组F1、F2启动为1，停止为0。真值表如表7-17所示。
（2） F1 = ABC + ABC + ABC + ABC F2 = AB + AC + BC
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